Power efficiency modeling and optimization of high-speed equalized-electrical I/O architectures

机译：高速均衡电气I / O架构的功率效率建模与优化

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An I/O design framework is presented which combines statistical link analysis with circuit power models to predict the power-optimum equalization architecture, circuit style, and transmit swing at a given data rate, channel, and process node.

机译：提出了一种I / O设计框架，其将统计链路分析与电路功率模型相结合，以预测电源最佳均衡架构，电路样式，并以给定的数据速率，通道和处理节点传输摆动。

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来源
《IEEE Conference on Electrical Performance of Electronic Packaging and Systems》|2010年||共4页
会议地点
作者
Palaniappan Arun; Palermo Samuel;
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作者单位

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会议组织
原文格式 PDF
正文语种
中图分类 TN305.4-53;
关键词
Electrical Interconnects; High-Speed I/O Link; Power Efficiency Modeling and Optimization;

机译：电互连;高速I / O链路;功率效率建模和优化;

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