This paper describes the architecture for issuing multiple instructions per clock in the NonStop Cyclone Processor. Pairs of instructions are fetched and decoded by a dual two-stage prefetch pipeline and passed to a dual six-stage pipeline for execution. Dynamic branch prediction is used to reduce branch penalties. A unique microcode routine for each pair is stored in the large duplexed control store. The microcode controls parallel data paths optimized for executing the most frequent instruction pairs. Other features of the architecture include cache support for unaligned double-precision accesses, a virtually-addressed main memory, and a novel precise exception mechanism.
本文介绍了NonStop Cyclone处理器中每个时钟发出多条指令的体系结构。成对的指令由双两级预取流水线获取和解码,并传递到双六级流水线以执行。动态分支预测用于减少分支惩罚。每对的唯一微码例程存储在大型双工控制存储区中。微码控制为执行最频繁的指令对而优化的并行数据路径。该体系结构的其他功能包括对未对齐的双精度访问的缓存支持,虚拟寻址的主内存以及新颖的精确异常机制。 P>
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