CMOS memory circuits; SRAM chips; clocks; leakage currents; low-power electronics; 0.12 mW; 250 MHz; 263 MHz; 3.8 ns; CMOS 4-T SRAM; R/W mode; SRAM design; cell access transistors; leakage current; negative word-line gate drive;
机译:具有负字线方案的4kb低功耗SRAM设计
机译:具有负字线方案的4kb低功耗SRAM设计
机译:基于纳米技术中改进的门扩散输入(m-GDI)方法的低功耗,高读取稳定性三元SRAM(T-SRAM)存储器的新颖设计
机译:一个4-kB低功耗4-T SRAM设计,带负字线栅极驱动器
机译:低功耗和工艺变化感知型SRAM和Cache在SRAM电路,架构和组织中的设计容错能力。
机译:功耗优化的变化感知双阈值SRAM单元设计技术
机译:具有交叉点数据感知写字线结构,负位线和自适应读取操作时序跟踪的单端无干扰9T亚阈值SRAM