integrated logic circuits; integrated circuit design; design for testability; fault diagnosis; functional scan chain design; RTL; skewed-load delay fault testing; register-transfer level; logic synthesis; transition delay fault coverage; circuit speed; high-level DFT;
机译:分析RTL数据路径的路径延迟故障可测试性:一种非扫描方法
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机译:分析RTL数据路径的路径延迟故障可测试性:非扫描方法
机译:rTL的功能扫描链设计对于偏移负载延迟故障测试
机译:扫描设计中过渡延迟故障的新测试生成方法。
机译:时滞随机系统的事件触发容错控制设计
机译:功率约束下偏载全速测试的RTL扫描设计