Dept. of EEMCS, Univ. of Twente, Enschede, Netherlands;
adders; field programmable gate arrays; floating point arithmetic; mathematical operators; pipeline arithmetic; FPGA implementation; associative binary operator; binary adder; binary floating point operator; floating point value; pipelined commutative operator; reduction circuit;
机译:降低逻辑电路的测试成本:减少测试数据量和测试应用时间
机译:将具有复杂特征值的线性电路还原为具有真实特征值的线性电路
机译:使用新型智能延迟发生器电路减少静态CMOS反相器中的短路电流
机译:媒体减速电路
机译:数字电路定时识别输入矢量分析的误差估计与误差
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机译:流减少电路