Dept. of Electr. Eng., Nat. Central Univ., Jhongli;
CMOS digital integrated circuits; VHF oscillators; digital phase locked loops; phase locked oscillators; ADPLL locking time; ADPLL multiplication factor; ADPLL reference clock cycle; CMOS process; all-digital phase-locked loop; frequency 160 MHz; frequency 60 MHz; power 260 muW; power 80 muW; pulse-based digitally controlled oscillator; size 0.13 mum; voltage 0.5 V;
机译:基于数字锁相环的自适应角度跟踪环设计
机译:具有动态环路带宽调节功能的快速锁定全数字锁相环
机译:基于电荷泵锁相环类比的全数字锁相环设计程序
机译:0.5V 160-MHz 260UW所有数字锁相环
机译:千兆位速率光接收器和数字锁频环的设计和实现,用于基于锁相环的应用。
机译:具有延迟耦合的数字锁相环的自组织同步理论与实验
机译:一阶数字Bang-bang锁相环中环路延迟和参考时钟抖动的综合影响
机译:多速率数字滤波器组在宽带全数字锁相环设计中的应用