Dept. of Electr. Comput. Eng., Johns Hopkins Univ., Baltimore, MD;
CMOS digital integrated circuits; neural chips; CMOS process; chips; delay-insensitive address-event link; input port address; off-chip; on-chip; pad-count; silicon neurons; size 0.18 mum; two-dimensional arrays; virtual point-to-point channels;
机译:突发模式字串行地址事件链接II:接收器设计
机译:突发模式字串行地址事件链接III:分析和测试结果
机译:突发模式字-串行地址-事件链接-I:发送器设计
机译:延迟不敏感的地址 - 事件链接
机译:延迟不敏感电路的形式化建模和验证。
机译:多芯片地址事件系统中的选择性注意
机译:延迟不敏感的地址事件链接
机译:延迟不敏感乘法累加单元。