Department of Electrical and Computer Engineering University of Rochester Rochester, New York 14627 USA;
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机译:BDD RSFQ逻辑电路的基于单元的设计方法:基本单元对电路参数变化的容忍度
机译:半同步电路的延迟变化容忍时钟调度
机译:半同步电路的延迟变化容忍时钟调度
机译:方法来实现更高的容差以延迟同步电路的变化
机译:测试同步数字电路中的路径延迟故障。
机译:探索在神经元回路中产生延迟和预期同步的锁相机制
机译:最大限度地降低对高性能同步电路中延迟变化的敏感性
机译:同步时序电路的延迟测试生成。