Department of Electronics Communication Engineering, National Institute of Technology, Rourkela, India-769008c;
Convolution Encoder; Stratix IV; VHDL; Viterbi Decoder;
机译:SDR高速维特比解码器和卷积编码器的设计与实现
机译:FPGA使用卷积编码器的反向算法实现高速和低功耗维特比解码器
机译:约束长度7和比特率1/2的卷积编码器和维特比解码器的实现
机译:高效卷积编码器和自适应维特比解码器的RTL设计和VLSI实现
机译:改进的Viterbi解码器,用于联合数据检测和卷积编码的PPM和OPPM光信号的定时恢复。
机译:用于尾纹卷积码的加权维特比解码器的深组合
机译:基于Verilog的高效卷积编码器和维特比解码器