高性能浮点融合运算部件的设计与实现

摘要

为了提高数字信号处理器中浮点单元的运算能力，依托“YHFT-Matrix DSP”的开发与研制，设计和实现了一种GHz高速浮点融合乘加器。该乘加器采用7级流水站结构，支持双精度和单精度浮点乘法、乘累加、乘累减操作。使用NC Verilog测试和验证了实现该乘加器的RTL级代码的正确性，基于TSMC 65nm工艺，采用Synopsys公司的Design Compiler工具综合了RTL代码，结果表明其运行频率可达1GHz，功耗45.36mW，面积498680.73um2.