基于改进的布斯算法FPGA嵌入式18×18乘法器

摘要

本文设计的是一款嵌入到FPGA的乘法器，该乘法器能够满足两个18比特有符号或17比特无符号数的乘法运算。该设计基于改进的布斯算法，提出了一种新的布斯译码和部分积结构，并对9-2压缩树和超前进位加法器进行了优化。该乘祛器采用TSMC0.18μm CMOS工艺，其关键路径延迟为3.46ns。