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Hybrid low-level cache inclusion policy for a cache layer with at least 3 caching levels

机译:具有至少3个缓存级别的缓存层的混合低级缓存inclusion策略

摘要

System 100 includes one or more processor cores 111-114 and a cache layer 104. The cache layer includes first-level caches 121 to 124, second-level caches 131 to 134, and third-level caches 140. The cache layer is a cache layer configured to implement a caching policy 144 in which each cache line cached in the first-level cache has a copy of the cache line cached in at least one of a second-level cache and a third-level cache. It further includes control logic 142. The caching policy also states that the eviction of the cache line from the second-level cache does not trigger the eviction of the copy of the cache line from the first-level cache, and when the cache line does not exist in the second-level cache, the third -Provides that eviction of a cache line from a level cache triggers the cache layer control logic to evict a copy of the cache line from the first-level cache.
机译:系统100包括一个或多个处理器核111-114和高速缓存层104.高速缓存层包括第一级别高速缓存121至124,第二级缓存131至134和第三级缓存140.高速缓存层是高速缓存被配置为实现高级高速缓存中缓存的每个高速缓存行的缓存策略144,其中高速缓存的高速缓存行的副本缓存在第二级高速缓存和三级高速缓存中的至少一个中。它还包括控制逻辑142.缓存策略还指出,从第二级高速缓存的缓存行的驱逐不会触发从第一级缓存的缓存行的副本的驱动,以及缓存行执行时不存在于二级缓存中,第三级 - 从级别缓存驱逐缓存行触发高速缓存层控制逻辑以驱动来自第一级缓存的缓存行的副本。

著录项

  • 公开/公告号KR102253028B1

    专利类型

  • 公开/公告日2021-05-17

    原文格式PDF

  • 申请/专利权人

    申请/专利号KR1020207010880

  • 发明设计人 모이어 폴;

    申请日2018-08-24

  • 分类号G06F12/0811;G06F12/0897;

  • 国家 KR

  • 入库时间 2022-08-24 18:57:33

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