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HYBRID LOWER-LEVEL CACHE INCLUSION POLICY FOR CACHE HIERARCHY HAVING AT LEAST THREE CACHING LEVELS

机译:至少具有三个教练级别的CACHE层次结构的混合下层CACHE包含策略

摘要

A system includes one or more processor cores and a cache hierarchy. The cache hierarchy includes a first-level cache, a second-level cache, and a third-level cache. The cache hierarchy further includes cache hierarchy control logic configured to implement a caching policy in which each cacheline cached in the first-level cache has a copy of the cacheline cached in at least one of the second-level cache and the third-level cache. The caching policy further provides that an eviction of a cacheline from the second-level cache does not trigger an eviction of a copy of that cacheline from the first-level cache, and that an eviction of a cacheline from the third-level cache triggers the cache hierarchy control logic to evict a copy of that cacheline from the first-level cache when the cacheline is not present in the second-level cache.
机译:一种系统包括一个或多个处理器核心和高速缓存层次结构。高速缓存层次结构包括第一级高速缓存,第二级高速缓存和第三级高速缓存。高速缓存层次结构还包括高速缓存层次结构控制逻辑,该高速缓存层次结构控制逻辑被配置为实现高速缓存策略,其中,在第一级高速缓存中高速缓存的每个高速缓存行具有在第二级高速缓存和第三级高速缓存中的至少一个中高速缓存的高速缓存行的副本。缓存策略还规定,从第二级缓存中逐出缓存行不会触发从第一级缓存中逐出该缓存行的副本,而从第三级缓存中逐出缓存线会触发高速缓存层次结构控制逻辑,用于在第二级高速缓存中不存在该高速缓存行时从第一级高速缓存中逐出该高速缓存行的副本。

著录项

  • 公开/公告号EP3701380A1

    专利类型

  • 公开/公告日2020-09-02

    原文格式PDF

  • 申请/专利权人 ADVANCED MICRO DEVICES INC.;

    申请/专利号EP20180870626

  • 发明设计人 MOYER PAUL;

    申请日2018-08-24

  • 分类号G06F12/0811;G06F12/0897;

  • 国家 EP

  • 入库时间 2022-08-21 11:39:31

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