该用于测试组合逻辑电路4的设备,一方面包括测试序列生成器电路30,用于将组合逻辑电路的N个输入施加到测试逻辑信号,另一方面,输出5用于分析输出信号在组合逻辑电路的测试中,这些测试序列包括依次对N个输入E1,E2,E3和E4中的每一个依次施加交替的序列(至少两次)“ 1”和“ O”逻辑,同时对其他输入施加N-1个二进制元素的一个字,以确保将所述交替序列传输到组合逻辑电路的输出。
应用:逻辑电路测试。
(在BOPI中绘制CF)
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公开/公告号FR2592957A1
专利类型
公开/公告日1987-07-17
原文格式PDF
申请/专利号FR19860000275
申请日1986-01-10
分类号G01R31/28;
国家 FR
入库时间 2022-08-22 07:11:09