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PARALLEL CARRY GENERATION NETWORK, PARALLEL ADDER NETWORK, CARRY GENERATION MODULE, MULTI-BIT ADDER NETWORK AND CARRY PROPAGATION UNIT

机译:并行携带生成网络,并行添加网络,携带生成模块,多位添加网络和携带传播单元

摘要

PURPOSE: To provide an N-bit binary adder with highly parallel structure improving a speed. ;CONSTITUTION: The adder 500 consists of a plurality of parallel module two adders forming the sum of an arithmetic number and a carry bit. A carry input is generated by a conditional propagating generator 400 and an unconditional carry generator 300 generating a carry bit at a log2 2N arithmetic level.;COPYRIGHT: (C)1994,JPO
机译:目的:提供一种具有高度并行结构的N位二进制加法器,以提高速度。组成:加法器500由多个并行模块组成,两个加法器构成一个算术数和一个进位位之和。由条件传播发生器400和无条件进给发生器300产生进位输入,该无条件进位发生器300以log 2 2N算术级产生进位。COPYRIGHT:(C)1994,JPO

著录项

  • 公开/公告号JPH06236255A

    专利类型

  • 公开/公告日1994-08-23

    原文格式PDF

  • 申请/专利权人 INTEL CORP;

    申请/专利号JP19930016735

  • 发明设计人 POON JACK T;

    申请日1993-01-06

  • 分类号G06F7/50;

  • 国家 JP

  • 入库时间 2022-08-22 04:51:28

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