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Planarized multi-level interconnect scheme with embedded low- dielectric constant insulators

机译:嵌入式低介电常数绝缘子的平面多级互连方案

摘要

A multi-level interconnect structure and method. A first plurality of interconnect lines (14) is located on an insulator layer (12) of semiconductor body (10). A first layer of low dielectric constant material (20), such as an organic polymer, fills an area between the first plurality of interconnect lines (14a-c). The first layer of low dielectric constant material (20) has a height not greater than a height of the first plurality of interconnect lines (14). A first layer of silicon dioxide (18) covers the first layer of low dielectric constant material (20) and the first plurality of interconnect lines (14).
机译:一种多层互连结构和方法。第一多条互连线(14)位于半导体本体(10)的绝缘体层(12)上。低介电常数材料的第一层(20),例如有机聚合物,填充第一多条互连线(14a-c)之间的区域。低介电常数材料的第一层(20)的高度不大于第一多条互连线(14)的高度。第一二氧化硅层(18)覆盖第一层低介电常数材料(20)和第一多条互连线(14)。

著录项

  • 公开/公告号US5486493A

    专利类型

  • 公开/公告日1996-01-23

    原文格式PDF

  • 申请/专利权人 JENG;SHIN-PUU;

    申请/专利号US19950430095

  • 发明设计人 SHIN-PUU JENG;

    申请日1995-04-26

  • 分类号H01L21/44;H01L21/48;

  • 国家 US

  • 入库时间 2022-08-22 03:39:07

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