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Fractional-en phase locked loop with delay line loop with self-correcting fractional delay element

机译:带自校正分数延迟元件的延迟线环路的分数en锁相环

摘要

The delay interval for the feedback signal is increased if a small fractional divisor (1/2) resulting in a lagging phase relationship or a large fractional divisor ( 1/2) resulting in a leading phase relationship is detected. Become; Self-correcting fractional delay element that controls the PLL feedback signal in a reduced manner when a small fraction divisor (1/2) resulting in a fast relationship or a large fraction divisor ( 1/2) resulting in a ground relationship is detected Fractional-N Phase Locked Loop (PLL) with a delay line loop (DLL).
机译:如果检测到导致相位关系滞后的小分数因数(<1/2)或导致超前相位关系的大分数因数(> 1/2),则会增加反馈信号的延迟间隔。成为;当检测到导致快速关系的小分数因数(<1/2)或导致接地关系的大分数因数(> 1/2)时,以减小的方式控制PLL反馈信号的自校正分数延迟元件带有延迟线环路(DLL)的小数N锁相环(PLL)。

著录项

  • 公开/公告号KR19990044799A

    专利类型

  • 公开/公告日1999-06-25

    原文格式PDF

  • 申请/专利权人 클라크 3세 존 엠.;

    申请/专利号KR19980033935

  • 发明设计人 데이비스 크레이그;훠드 제프;

    申请日1998-08-21

  • 分类号H03L7/08;

  • 国家 KR

  • 入库时间 2022-08-22 02:17:12

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