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Layout architecture to optimize path delays

机译:布局架构可优化路径延迟

摘要

An apparatus comprising a first stage and a second stage. The first stage may comprise a first section and a second section. The second stage may be embedded between the first and second sections. The first and second stages may be configured to equalize signal paths between a plurality of inputs of the first stage and a plurality of outputs of the second stage.
机译:一种设备,包括第一阶段和第二阶段。第一级可以包括第一部分和第二部分。第二级可以嵌入在第一部分和第二部分之间。第一级和第二级可以被配置为均衡第一级的多个输入与第二级的多个输出之间的信号路径。

著录项

  • 公开/公告号US6609243B1

    专利类型

  • 公开/公告日2003-08-19

    原文格式PDF

  • 申请/专利权人 CYPRESS SEMICONDUCTOR CORP.;

    申请/专利号US20010941352

  • 发明设计人 BRIAN P. EVANS;JEFFERY SCOTT HUNT;

    申请日2001-08-29

  • 分类号G06F175/00;

  • 国家 US

  • 入库时间 2022-08-22 00:06:46

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