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MEMORY ACCESS DETERMINATION CIRCUIT, MEMORY ACCESS DETERMINATION METHOD, AND ELECTRONIC DEVICE

机译:存储器访问量确定电路,存储器访问量确定方法和电子设备

摘要

PPROBLEM TO BE SOLVED: To improve the hit ratio of a cache memory and increase processing speed. PSOLUTION: A memory access determination circuit includes a counter 1 that counts a value based on a first value of change, and a control unit 2 that makes a cache determination of the cache memory 6 based on an address corresponding to an output of the counter 1. If a determination is made that there is a cache error in the control unit 2, the counter 1 counts by switching the first value (m) of change to a second value (n) of change that is different from the first value (n) of change. The cache determination is made based on the control unit 2 and a count value based on the second value (n) of change. PCOPYRIGHT: (C)2010,JPO&INPIT
机译:

要解决的问题:提高高速缓存的命中率并提高处理速度。解决方案:存储器访问确定电路包括:计数器1,其基于变化的第一值对值进行计数;以及控制单元2,其基于与存储器的输出相对应的地址来对高速缓冲存储器6进行高速缓存确定。如果确定控制单元2中存在高速缓存错误,则计数器1通过将变化的第一值(m)切换为不同于第一变化的第二值(n)来进行计数。变化值(n)。基于控制单元2以及基于第二变化值(n)的计数值来进行高速缓存确定。

版权:(C)2010,日本特许厅&INPIT

著录项

  • 公开/公告号JP2010198342A

    专利类型

  • 公开/公告日2010-09-09

    原文格式PDF

  • 申请/专利权人 FUJITSU SEMICONDUCTOR LTD;

    申请/专利号JP20090042687

  • 发明设计人 OKADA KAZUHIKO;

    申请日2009-02-25

  • 分类号G06F12/08;G06F12/02;

  • 国家 JP

  • 入库时间 2022-08-21 19:03:41

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