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LOGIC SIMULATION MODEL OF INPUT/OUTPUT CIRCUIT, LOGIC SIMULATION, AND LOGIC SIMULATION METHOD

机译:输入输出电路的逻辑仿真模型,逻辑仿真及逻辑仿真方法

摘要

PROBLEM TO BE SOLVED: To provide a logic simulation model of an input/output circuit which incorporates a terminating resistance which checks ODT (On Die Termination) operation of a logic circuit where the input/output circuit is used in logic simulation.;SOLUTION: A logical value "X2 (indefinite value)" whose signal intensity is a strength level "5" is added to an output expected value of a conventional logic simulation model. A logic simulation model 10 of a terminal mounting input/output circuit 30a, in ODT confirmation mode, where an ODT signal St whose logical values are "1" and "0" is input to a terminating resistance part 12, outputs an external input/output signal of the logical value "X2 (indefinite value)" and "Z (high impedance)", from an input/output terminal Tio to an input/output circuit of the other semiconductor device, to express ODT operation.;COPYRIGHT: (C)2010,JPO&INPIT
机译:解决的问题:提供一个输入/输出电路的逻辑仿真模型,该模型包含一个端接电阻,用于检查逻辑电路中的输入/输出电路用于逻辑仿真的ODT(管芯端接)操作;解决方案:将信号强度为强度等级“ 5”的逻辑值“ X2(不确定值)”添加到常规逻辑仿真模型的输出期望值中。在ODT确认模式下,端子安装输入/输出电路30a的逻辑仿真模型10将逻辑值为“ 1”和“ 0”的ODT信号St输入到终端电阻部分12,输出外部输入/从输入/输出端子Tio到另一个半导体器件的输入/输出电路的逻辑值“ X2(不确定值)”和“ Z(高阻抗)”的输出信号,以表示ODT操作。 C)2010,日本特许厅&INPIT

著录项

  • 公开/公告号JP2010102655A

    专利类型

  • 公开/公告日2010-05-06

    原文格式PDF

  • 申请/专利权人 FUJITSU MICROELECTRONICS LTD;

    申请/专利号JP20080275943

  • 发明设计人 SHIMIZU KYOTA;

    申请日2008-10-27

  • 分类号G06F17/50;

  • 国家 JP

  • 入库时间 2022-08-21 19:00:05

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