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MEMORY ARCHITECTURE FOR POSTIORIOR MAXIMUM PROBABILITY DECODER.

机译:最早最大概率解码器的内存架构。

摘要

A system for carrying out a decoding of the maximum posterior probability in a scrollable window, hereinafter referred to as MAP, the decoding comprising: a) a channel deinterlacing RAM (160) for storing a block of symbol estimates; b) a total of S calculators (272, 274) of state metrics, each state metric calculator being to generate a set of state metric calculations, in which said state metric calculators (272, 274) process data in windows equal to or smaller than the size of a window RAM; c) a set of S + 1 window RAM (230A-D), in which S of said S + 1 window RAM provide symbol estimates to said S state metric calculators, and a remaining window RAM receives estimates of symbols from said channel deinterlacing RAM (160).
机译:一种用于在可滚动窗口中对最大后验概率进行解码的系统,以下称为MAP,该解码包括:a)用于存储符号估计块的信道去隔行RAM(160); b)总共S个状态度量计算器(272、274),每个状态度量计算器将生成一组状态度量计算,其中所述状态度量计算器(272、274)在等于或小于窗口的窗口中处理数据。窗口RAM的大小; c)一组S + 1窗口RAM(230A-D),其中所述S + 1窗口RAM中的S向所述S状态度量计算器提供符号估计,并且剩余的窗口RAM从所述信道去隔行RAM接收符号估计。 (160)。

著录项

  • 公开/公告号ES2347309T3

    专利类型

  • 公开/公告日2010-10-27

    原文格式PDF

  • 申请/专利权人 QUALCOMM INCORPORATED;

    申请/专利号ES19990942209T

  • 发明设计人 HALTER STEVEN J.;

    申请日1999-08-13

  • 分类号G06F11/10;H03M13/39;H03M;H03M13;H03M13/27;H03M13/29;H03M13/45;

  • 国家 ES

  • 入库时间 2022-08-21 18:42:59

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