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Maximum-likelihood decoder in a memory controller for synchronization

机译:存储控制器中用于同步的最大似然解码器

摘要

Described herein are apparatus, system, and method for data synchronization via a maximum-likelihood decoder in a memory controller. The method comprises receiving a constrained codeword from a non-volatile memory (NVM) via a channel, the constrained codeword including an appended bit-stream; and decoding the received constrained codeword by reconstructing the appended bit-stream and invoking a synchronization procedure that applies a maximum-likelihood (ML) estimator to estimate locations of any insertion, deletion, or error in the reconstructed appended bit-stream.
机译:本文描述了用于经由存储器控制器中的最大似然解码器进行数据同步的装置,系统和方法。该方法包括经由通道从非易失性存储器(NVM)接收受约束的码字,该受约束的码字包括附加的比特流;通过重建附加的比特流并调用同步过程对接收到的受约束码字进行解码,该同步过程应用最大似然(ML)估计器来估计重建的附加比特流中任何插入,删除或错误的位置。

著录项

  • 公开/公告号US9294224B2

    专利类型

  • 公开/公告日2016-03-22

    原文格式PDF

  • 申请/专利权人 RAVI MOTWANI;

    申请/专利号US201113991880

  • 发明设计人 RAVI MOTWANI;

    申请日2011-09-28

  • 分类号H03D1/00;H04L27/06;H04L1/00;G06F11/10;H03M13/33;

  • 国家 US

  • 入库时间 2022-08-21 14:29:58

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