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MAXIMUM-LIKELIHOOD DECODER IN A MEMORY CONTROLLER FOR SYNCHRONIZATION

机译:存储器控制器中的最大类解码器,用于同步

摘要

herein include the apparatus, system, and method for synchronizing data through the maximum likelihood decoder in the memory controller is described. The method includes receiving a constraint code words over a channel from a non-volatile memory (NVM) - should the constraining codeword including the appended bit stream; And any insertion, deletion, or constrained codes received by calling a synchronization procedure for applying a maximum likelihood (ML) estimator for estimating the location of the error in the accompanying reconstructed bit stream and the reconstructed appended bit stream and a step of decoding the word.
机译:本文描述了通过存储器控制器中的最大似然解码器使数据同步的装置,系统和方法。该方法包括:在通道上从非易失性存储器(NVM)接收约束代码字;如果约束代码字包括附加的比特流;以及通过调用同步过程接收的任何插入,删除或约束代码,该同步过程用于应用最大似然(ML)估计器来估计错误在伴随的重构位流和重构的附加位流中的位置以及对该字进行解码的步骤。

著录项

  • 公开/公告号KR101612202B1

    专利类型

  • 公开/公告日2016-04-12

    原文格式PDF

  • 申请/专利权人 인텔 코포레이션;

    申请/专利号KR20147008374

  • 发明设计人 모트와니 라비;

    申请日2011-09-28

  • 分类号G11C16/08;G11C16/04;G11C16/06;

  • 国家 KR

  • 入库时间 2022-08-21 14:12:38

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