首页> 外国专利> Apparatus, system, integrated circuit die, and method to determine when to bypass a second level cache when evicting modified data from a first level cache

Apparatus, system, integrated circuit die, and method to determine when to bypass a second level cache when evicting modified data from a first level cache

机译:从第一级高速缓存中撤出修改的数据时确定何时绕过第二级高速缓存的设备,系统,集成电路芯片和方法

摘要

Provided are an apparatus, system, integrated circuit die, and method for caching data in a hierarchy of caches. A first cache line in a first level cache having modified data for an address is processed. Each cache line of cache lines in the first level cache store data for one of a plurality of addresses stored in multiple cache lines of a second level cache. A second cache line in the second level cache is selected and a determination is made of a number of corresponding bits in the first cache line and the second cache line that are different. Bits in the first cache line that are different from the corresponding bits in the second cache line are written to the corresponding bits in the second cache line in response to a determination that the number of corresponding bits that are different is less than a threshold.
机译:提供了用于在高速缓存的层次结构中高速缓存数据的设备,系统,集成电路管芯和方法。处理具有地址的已修改数据的第一级高速缓存中的第一高速缓存行。第一级高速缓存中的高速缓存行的每个高速缓存行存储用于第二级高速缓存的多个高速缓存行中存储的多个地址之一的数据。选择第二级高速缓存中的第二高速缓存行,并确定第一高速缓存行和第二高速缓存行中不同的对应位的数量。响应于确定不同的对应位的数目小于阈值,将与第二高速缓存线中的对应位不同的第一高速缓存线中的位写入第二高速缓存线中的对应位。

著录项

  • 公开/公告号US10467137B2

    专利类型

  • 公开/公告日2019-11-05

    原文格式PDF

  • 申请/专利权人 INTEL CORPORATION;

    申请/专利号US201715717934

  • 发明设计人 HELIA NAEIMI;QI ZENG;

    申请日2017-09-27

  • 分类号G06F12;G06F12/0811;G06F12/128;G06F12/0888;G06F12/084;

  • 国家 US

  • 入库时间 2022-08-21 12:13:59

相似文献

  • 专利
  • 外文文献
  • 中文文献
获取专利

客服邮箱:kefu@zhangqiaokeyan.com

京公网安备:11010802029741号 ICP备案号:京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有
  • 客服微信

  • 服务号