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N-depth asynchronous FIFO including a collection of 1-depth FIFO cells

机译:N深度异步FIFO,包括1深度FIFO单元的集合

摘要

Some embodiments include apparatuses and methods of using the apparatuses. One of the apparatuses includes first-in first-out (FIFO) cells included in an asynchronous FIFO unit and first and second circuits included in the asynchronous FIFO unit. The first circuit provides first information based on a value of a first bit from each of the FIFO cells in order to select one of the FIFO cells to be a selected FIFO cell for storing data information in the selected FIFO cell. The second circuit provides information based on a value of a second bit from each of the FIFO cells in order to select one of the FIFO cells to be a selected FIFO cell for reading data information from the selected FIFO cell.
机译:一些实施例包括设备和使用该设备的方法。装置中的一个包括异步FIFO单元中包括的先进先出(FIFO)单元以及异步FIFO单元中包括的第一和第二电路。第一电路基于来自每个FIFO单元的第一位的值来提供第一信息,以便选择一个FIFO单元作为用于将数据信息存储在所选择的FIFO单元中的所选择的FIFO单元。第二电路基于来自每个FIFO单元的第二位的值来提供信息,以便选择其中一个FIFO单元作为用于从所选择的FIFO单元读取数据信息的所选择的FIFO单元。

著录项

  • 公开/公告号US10754812B2

    专利类型

  • 公开/公告日2020-08-25

    原文格式PDF

  • 申请/专利权人 INTEL IP CORPORATION;

    申请/专利号US201715463985

  • 发明设计人 VINOD PAGARE;

    申请日2017-03-20

  • 分类号G06F13/42;G06F13/36;G06F13/40;

  • 国家 US

  • 入库时间 2022-08-21 11:30:25

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