用于低能加速器处理器架构的设备

摘要

本发明揭示用于低能加速器处理器架构的设备。实例性布置为一种集成电路，其包含：系统总线，其具有数据宽度N，其中N为正整数；中央处理器单元，其耦合到所述系统总线且经配置以执行从存储器检索的指令；低能加速器处理器(745)，其经配置以执行指令字、耦合到所述系统总线且具有包含加载存储单元(771)、加载系数单元(773)、乘法单元(775)及蝶式/加法器ALU单元(779)的多个执行单元，所述执行单元中的每一者经配置以响应于所检索指令字(783)而执行运算；及非正交数据寄存器堆(759)，其包括耦合到所述多个执行单元的一组数据寄存器，所述寄存器耦合到所述多个执行单元中的选定者。还揭示额外方法及设备。