一种DDR内存虚拟写电平校准响应的方法

摘要

本发明提供一种用于DDR内存虚拟写电平校准响应的装置，包括：位于DDR中的写电平校准伪响应模块，其中，所述写电平校准伪响应模块用于在写电平校准期间产生用于输出到内存控制器以执行写电平校准的伪响应信号。该方案通过返回伪响应信号的方式通过内存初始化的写电平校准阶段，并且通过对伪响应信号翻转时间点的控制，达到校准写数据选通信号相位的效果。特别针对LRDIMM等可以用精细命令控制写电平校准的应用场景，还可以通过对BCW控制字等命令的监测直接设置写数据选通信号的相位延迟值。本发明可以正确地响应写电平校准，不需要跳过该写电平校准阶段，也无需修改源码。