电路系统设计中避免同步开关噪声干扰的方法

摘要

一种电路系统设计中避免同步开关噪声干扰的方法，其至少包含以下步骤：计算芯片发送时钟与接收时钟的时延Td及所述时延的最大误差余度Tyd；确定各部分线路时延的分配方案；增加锁相环电路；仿真各部分线路时延；判断各部分线路时延是否满足要求；如果仿真的结果不满足要求，则通过调节锁相环或走线长度来控制时延和时延误差，然后再仿真各部分线路时延；如果通过调节仍然不能满足要求，则重新确定各部分线路的分配方案，以及计算整个线路时延的保证误差范围。本发明能够最大限度地避免同步开关噪声，克服同步开关噪声给高速电路系统设计所带来的不稳定因素，因而大大提高了整个高速电路系统运行的稳定性。