加速硬件木马触发的电路安全可测性设计方法及对硬件木马的检测方法

摘要

本发明涉及一种加速硬件木马触发的电路安全可测性设计方法。首先完成电路的功能设计与验证。其次，选择一个高于正常工作时的时钟频率作为安全测试模式下的时钟频率。然后，完成相应的综合，扫描链插入，布局布线，静态时序分析等工作，确保在以安全测试模式的时钟频率下，进行功能测试和扫描链测试的功能以及时序都完全正确。这样在电路制造完毕后，将电路配置到高时钟频率的安全性测试模式，对于触发条件依赖时间的如时间炸弹类的硬件木马，使用本发明所述方法设计的电路就能够显著加速硬件木马的触发概率。该设计方法也可以显著增加硬件木马的植入难度。