一种采样率可动态配置的高速ADC采集系统

摘要

本实用新型公开了一种采样率可动态配置的高速ADC采集系统，系统包括上位机模块、FPGA模块、时钟模块和ADC采集模块，上位机模块的命令下发输出端与FPGA模块的第一输入端连接；FPGA模块的时钟配置输出端与时钟模块的第一输入端连接，FPGA模块的ADC配置输出端与ADC采集模块的第一输入端连接，FPGA模块的采样数据输出端与上位机模块的输入端连接；时钟模块的参考时钟输出端、采样时钟输出端分别与FPGA模块的第二输入端、ADC采集模块的第二输入端连接；ADC采集模块的输出端与FPGA模块的第三输入端连接。该系统实现采样率动态配置且能有效防止频谱混叠和宽带浪费。