双相哈佛码总线信号编解码电路

摘要

一种双相哈佛码总线信号的硬件编解码电路，其基于FPGA芯片，其分成共用数据地址总线的编码发送电路和解码接收电路，且二者通过数据地址总线与外部处理器相连，FPGA芯片内集成有编码器、第一控制寄存器、并串转换器、数据缓冲器、串并转换器、第二控制寄存器，编码器与并串转换器以及数据缓冲器顺次相接，编码器、并串转换器以及数据缓冲器均与第一控制寄存器相连；解码器与串并转换器以及数据缓冲器顺次相接，同时，所述解码器、串并转换器以及数据缓冲器均与第二控制寄存器相连，而且第一控制寄存器、第二控制寄存器以及数据缓冲器均连接与一共同的数据总线后与处理器相接。本实用新型降低微处理器负担，且无需使用专门的协议芯片，便于多通道集成，能够有效节约印制板面积。