ASIC芯片验证方法和可编程门阵列

摘要

本发明实施例提供一种ASIC芯片验证方法和可编程门阵列，旨在解决现有技术中FPGA片间连接方法占用I/O管脚资源多或需要降低待验证模块之间接口速率的问题。该方法包括：根据第一待验证模块接口的数量，第一复用/解复用模块将第一待验证模块接口上的接口信号打包成第一复用数据包后发送至第一并/串-串/并转换模块；第一并/串-串/并转换模块将第一复用数据包转换成串行数据后发送。与现有技术相比，减少了对FPGA中I/O管脚的占用，从而简化了FPGA验证平台的设计和PCB的布线等工作。此外，本发明实施例中FPGA的并/串-串/并模块接口(serdes)传输速率高，特别适合待验证模块之间接口速率较高的场景。