在存储器装置中的读取操作期间的电荷损失补偿

摘要

本公开涉及在存储器装置中的读取操作期间的电荷损失补偿。存储器装置中的控制逻辑在所述存储器装置的存储器阵列上发起读取操作并且执行校准操作以检测所述存储器阵列中的串电阻的改变。所述控制逻辑确定所述串电阻的改变是否可归因于所述存储器阵列中的电荷损失，并且响应于确定所述串电阻的改变可归因于所述存储器阵列中的电荷损失，使用经校准读取电压电平执行所述读取操作以从所述存储器阵列读取数据。

说明书

技术领域

本公开的实施例大体上涉及存储器子系统，且更具体地说，涉及在存储器装置中的读取操作期间的电荷损失补偿。

背景技术

存储器子系统可以包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据且从存储器装置检索数据。

发明内容

在一方面中，本公开提供一种存储器装置，其包括：存储器阵列，其包括多个字线；和控制逻辑，其与所述存储器阵列操作性地耦合以用以执行包括以下操作的操作：在所述存储器阵列上发起读取操作；执行校准操作以检测所述存储器阵列中的串电阻的改变；确定所述串电阻的改变是否可归因于所述存储器阵列中的电荷损失；和响应于确定所述串电阻的改变可归因于所述存储器阵列中的电荷损失，使用经校准读取电压电平执行所述读取操作以从所述存储器阵列读取数据。

在另一方面中，本公开提供一种方法，其包括：在存储器装置的存储器阵列上发起读取操作；执行校准操作以检测所述存储器阵列中的串电阻的改变；确定所述串电阻的改变是否可归因于所述存储器阵列中的电荷损失；和响应于确定所述串电阻的改变可归因于所述存储器阵列中的电荷损失，使用经校准读取电压电平执行所述读取操作以从所述存储器阵列读取数据。

在又一方面中，本公开提供一种存储器装置，其包括：存储器阵列，其包括多个字线；和控制逻辑，其与所述存储器阵列操作性地耦合以用以执行包括以下操作的操作：确定在所述多个字线中的选定字线经编程之后的第一时间，当所述存储器阵列的输出电压的第一改变等于第一设定量时施加至所述多个字线中的所述选定字线的电压的第一量值；确定在所述多个字线的所述选定字线被读取之前的第二时间，当所述存储器阵列的所述输出电压的第二改变等于所述第一设定量时施加至所述多个字线中的所述选定字线的所述电压的第二量值；确定所述第二量值是否小于所述第一量值；和响应于确定所述第二量值小于所述第一量值，确定在与所述选定字线相关联的至少一个存储器单元上已发生电荷损失。

附图说明

根据下文提供的具体实施方式和本公开的各种实施例的附图将更加充分地理解本公开。

图1说明根据本公开的一些实施例的包含存储器子系统的实例计算系统。

图2A是根据实施例的与存储器子系统的存储器子系统控制器通信的存储器装置的框图。

图2B是说明根据本公开的一些实施例的存储器子系统中的存储器装置的数据块中的存储器单元串的示意图。

图3是根据本公开的一些实施例的存储器子系统中的存储器装置的存储器单元阵列(例如NAND存储器阵列)的一部分的示意图。

图4是根据本公开的一些实施例的在存储器装置中的读取操作期间的电荷损失补偿的实例方法的流程图。

图5是根据本公开的一些实施例的用于实施在存储器装置中的读取操作期间的电荷损失补偿的存储器装置的操作的定时图。

图6是其中可操作本公开的实施例的实例计算机系统的框图。

具体实施方式

本公开的方面针对于在存储器子系统的存储器装置中的读取操作期间的电荷损失补偿。存储器子系统可以是存储装置、存储器模块，或存储装置和存储器模块的混合。下文结合图1描述存储装置和存储器模块的实例。一般来说，主机系统可利用包含一或多个组件(例如存储数据的存储器装置)的存储器子系统。主机系统可提供数据以存储于存储器子系统处，且可请求从存储器子系统检索数据。

存储器子系统可以包含高密度非易失性存储器装置，其中当没有电力被供应到存储器装置时需要数据的保持。举例来说，例如3D快闪NAND存储器等NAND存储器以紧凑的高密度配置的形式提供存储。非易失性存储器装置是一或多个裸片的封装，每一裸片包含一或多个平面。对于一些类型的非易失性存储器装置(例如，NAND存储器)，每一平面由物理块集组成。每一块包含页集。每一页由存储器单元集(“单元”)构成。单元是存储信息的电子电路。在下文中，块是指用于存储数据的存储器装置的单元，且可包含存储器单元群组、字线群组、字线或单独存储器单元。每一块可包含若干子块，其中每一子块由从共享位线延伸的相关联支柱(例如，竖直导电迹线)限定。存储器页(在本文中也被称为“页”)存储对应于从主机系统接收到的数据的二进制数据的一或多个位。为了实现高密度，非易失性存储器装置中的存储器单元串可被构造成包含至少部分围绕多晶硅沟道材料(即，沟道区)的支柱的若干存储器单元。存储器单元可耦合到存取线，所述存取线通常被称为“字线”，通常与存储器单元共同制造，以便在存储器块中形成串阵列。例如3D快闪NAND存储器的某些非易失性存储器装置的紧凑性质意味着字线对于存储器块内的许多存储器单元来说是常见的。

在编程操作期间，所选择存储器单元可通过将编程电压施加到所选择字线而编程。在一些情况下，一系列递增电压编程脉冲施加到选定字线以增加连接到所述字线的每一存储器单元的电荷电平，且借此增加所述每一存储器单元的阈值电压。在每一编程脉冲之后，或在若干编程脉冲之后，执行编程校验操作以确定存储器单元的阈值电压是否已增加到所要编程电平。在编程操作完成之后，经编程存储器单元可能经历多种形式的电荷损失，所述电荷损失可能导致存储器单元的数据保持特性的缺陷，例如单位电荷损失、本征电荷损失和快速电荷损失。快速电荷损失(QLC)是在编程脉冲的施加移回到存储器单元串的沟道区中之后电子捕陷在隧道氧化物层(在本文中也被称为“能带工程(BE)”层)中的结果。当单元通过编程校验操作时，归因于隧道氧化物层中捕陷的电荷，经编程阈值电压表现为较高。然而，当稍后在编程操作已完成之后读取存储器单元时，单元可具有低于编程校验操作期间获得的阈值电压的阈值电压，这是归因于隧道氧化物层中的电荷漏出到达沟道区。这可能需要增大阈值电压分布以便适应给定状态的所有可能阈值电压，且可能导致在任何后续读取操作期间发生较高的错误率。

特定存储器装置尝试通过测量串电阻的改变来检测快速电荷损失并且校准在读取操作期间施加的选定和未选字线电压以补偿快速电荷损失。当正被读取的存储器装置的块完全经编程(即，是“封闭”块)时，此类技术是可以胜任的。然而，在特定存储器装置中引入区命名空间(ZNS)特征可能会在存储器装置中产生不完全经编程块(即，“开放”块)。开放块是部分经编程块。归因于经擦除存储器单元的存在，开放块中的串电阻对于完全经编程块可为不同的。许多快速电荷损失检测技术无法检测串电阻改变是归因于快速电荷损失还是归因于开放块的存在。因此，存储器装置可错误地校准归因于快速电荷损失引起的阈值电压移位，此时，串电阻改变实际上是由于开放块引起的(不需要电压补偿)。以正施加至选定和未选定字线的经错误地校准的电压信号执行读取操作可影响存储器装置的可靠性，进而引起较高错误率和性能降低。

本公开的方面通过提供测量存储器装置块的串电阻改变并且确定串电阻改变是可归因于所述串的存储器单元的快速电荷损失还是可归因于开放块的存在的检测方案来解决以上和其它缺陷。在确定串电阻的改变是归因于快速电荷损失之后，存储器装置可即刻确定在读取操作期间将施加至对存储器装置施加的选定字线电压和未选定字线电压的相关联偏移量。在一个实施例中，存储器装置的存储器阵列包含连接到电流供应器的位线预充电路径。此路径上的输出电压(即，“vreg2”)可施加到比较器并且对照参考电压(即，“vref”)进行比较以当所述输出电压达到参考电压时竖起旗标。在校准期间，如果归因于快速电荷损失或开放块的存在，块中的串电阻减小，那么输出电压也减小。在一个实施例中，为了执行检测并且做出确定，存储器装置将施加至块的所有字线的电压斜变到特定电压(例如，未选定字线电压)并且使参考电压缓慢地逐步增长直到达到输出电压且竖起旗标(例如，从高到低)为止。在竖起旗标之后，存储器装置使参考电压逐步增长较大固定量(独立于串特性)并且开始使施加至选定字线的电压斜降直到再次竖起旗标为止。如果在第二次竖起旗标时施加至选定字线的电压不同于期望值(例如，紧接在块经编程之后测量的值)，那么存储器装置可确定块中已发生快速电荷损失并且可通过调整读取电压来补偿这类快速电荷损失。如果在第二次竖起旗标时施加至选定字线的电压与期望值相同(例如，在阈值量内)，那么存储器装置可确定无需读取电压补偿。

此方法的优点包含但不限于存储器装置的性能改进。以本文中描述的方式，存储器装置可成功地识别快速电荷损失的情形并且将那些情形与仅存在开放块的情形区分开。这允许存储器装置通过修改在随后执行的读取操作期间施加至选定字线和未选定字线的电压来恰当地补偿快速电荷损失。这会使错误率降低，并且改进存储器装置中的可靠性和数据保持。相应地，存储器子系统的总体服务质量水平得以改进。

图1说明根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)或此类的组合。

存储器子系统110可为存储装置、存储器模块，或存储装置和存储器模块的混合。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)卡和硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小型DIMM(SO-DIMM)，和各种类型的非易失性双列直插式存储器模块(NVDIMM)。

计算系统100可以是计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它运输工具)、支持物联网(IoT)的装置、嵌入式计算机(例如，包含在运载工具、工业设备或联网市售装置中的计算机)，或这类包含存储器和处理装置的计算装置。

计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1说明耦合到一个存储器子系统110的主机系统120的一个实例。如本文中所使用，“耦合到”或“与……耦合”通常是指组件之间的连接，其可以是间接通信连接或直接通信连接(例如不具有介入组件)，无论有线或无线，包含例如电连接、光学连接、磁连接等连接。

主机系统120可包括处理器芯片组和由所述处理器芯片组执行的软件堆栈。处理器芯片组可包含一或多个核心、一或多个高速缓存器、存储器控制器(例如，NVDIMM控制器)，和存储协议控制器(例如，PCIe控制器、SATA控制器)。主机系统120使用例如存储器子系统110将数据写入到存储器子系统110并从存储器子系统110读取数据。

主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行连接的SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)等。物理主机接口可用于在主机系统120与存储器子系统110之间发射数据。当存储器子系统110通过PCIe接口与主机系统120耦合时，主机系统120可进一步利用NVM高速(NVMe)接口来存取存储器组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传送控制、地址、数据和其它信号的接口。图1说明作为实例的存储器子系统110。一般来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子系统。

存储器装置130、140可以包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可以是但不限于随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。

非易失性存储器装置(例如，存储器装置130)的一些实例包含“与非”(NAND)型快闪存储器和就地写入存储器，例如三维交叉点(“3D交叉点”)存储器。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列而基于体电阻的改变来进行位存储。另外，与许多基于闪存的存储器对比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND型快闪存储器包括例如二维NAND(2D NAND)和三维NAND(3D NAND)。

存储器装置130中的每一个可包含一或多个存储器单元阵列。一种类型的存储器单元，例如，单层级单元(SLC)可存储一个位每单元。其它类型的存储器单元，例如多层级单元(MLC)、三层级单元(TLC)和四层级单元(QLC)可每单元存储多个位。在一些实施例中，存储器装置130中的每一个可包含一或多个存储器单元阵列，例如SLC、MLC、TLC、QLC或此类存储器单元阵列的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分，以及MLC部分、TLC部分或QLC部分。存储器装置130的存储器单元可分组为页，所述页可指用于存储数据的存储器装置的逻辑单元。对于一些类型的存储器(例如，NAND)，页可进行分组以形成块。

虽然描述了非易失性存储器组件，例如3D交叉点非易失性存储器单元阵列和NAND型快闪存储器(例如，2D NAND、3D NAND)，但存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫属化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻性随机存取存储器(RRAM)、基于氧化物的RRAM(OxRAM)、或非(NOR)快闪存储器、电可擦除可编程只读存储器(EEPROM)。

存储器子系统控制器115(为简单起见，控制器115)可与存储器装置130通信以进行操作，例如在存储器装置130处读取数据、写入数据或擦除数据和其它此类操作。存储器子系统控制器115可以包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器或其组合。硬件可包含具有专用(即，硬译码)逻辑的数字电路系统以执行本文所描述的操作。存储器子系统控制器115可以是微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)，或其它合适的处理器。

存储器子系统控制器115可包含被配置成执行存储于本地存储器119中的指令的处理器117(例如，处理装置)。在所说明实例中，存储器子系统控制器115的本地存储器119包含被配置成存储指令的嵌入式存储器，所述指令用于执行控制存储器子系统110的操作(包含处置存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流和例程。

在一些实施例中，本地存储器119可包含存储存储器指针、提取的数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然在图1中的实例存储器子系统110已说明为包含存储器子系统控制器115，但在本公开的另一个实施例中，存储器子系统110不包含存储器子系统控制器115，而是替代地可依靠外部控制(例如，由外部主机或由与存储器子系统分开的处理器或控制器提供)。

通常，存储器子系统控制器115可从主机系统120接收命令或操作，且可将所述命令或操作转换为指令或适当命令来实现对存储器装置130的所要存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测及错误校正码(ECC)操作、加密操作、高速缓存操作，及与存储器装置130相关联的逻辑地址(如，逻辑块地址(LBA)、名称空间)与物理地址(例如，物理块地址)之间的地址转换。存储器子系统控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可以将从主机系统接收到的命令转换成存取存储器装置130的命令指令，以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。

存储器子系统110还可包含未说明的额外电路或组件。在一些实施例中，存储器子系统110可以包含高速缓存或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，其可从存储器子系统控制器115接收地址且对地址进行解码以存取存储器装置130。

在一些实施例中，存储器装置130包含本地媒体控制器135，其结合存储器子系统控制器115操作以在存储器装置130的一或多个存储器单元上执行操作。外部控制器(例如，存储器系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器装置130是受管理存储器装置，其是具有裸片上的控制逻辑(例如，本地控制器135)和用于相同存储器装置封装内的媒体管理的控制器(例如，存储器子系统控制器115)的原始存储器装置130。受管理存储器装置的实例是受管理NAND(MNAND)装置。举例来说，存储器装置130可表示具有体现在其上的一些控制逻辑(例如，本地媒体控制器135)的单个裸片。在一些实施例中，可省略存储器子系统110的一或多个组件。

在一个实施例中，存储器子系统110包含存储器装置编程管理组件113，其可监管、控制和/或管理对存储器子系统110的非易失性存储器装置(例如，存储器装置130)执行的数据存取操作(例如，读取操作)。存取管理组件113负责在存取操作期间将特定电压施加(或指示哪些电压被施加)到存储器装置130。另外，存取管理组件113还可执行相关联校准操作以确定将在存取操作期间施加的恰当电压。举例来说，在对存储器装置130执行读取操作之前，存取管理组件113可执行校准操作以测量存储器装置130的阵列的块中的串电阻的改变并且确定串电阻的改变是可归因于所述串的存储器单元中的快速电荷损失还是可归因于开放块的存在。在确定串电阻的改变归因于快速电荷损失之后，存取管理组件113可即刻确定将在读取操作期间施加至对存储器阵列施加的选定字线电压和未选定字线电压的相关联偏移量(即，经校准读取电压电平)。如果确定串电阻的改变不归因于快速电荷损失且可归因于开放块的存在，那么存取管理组件可确定无需读取电压补偿并且可使用默认电压电平执行读取操作。

在一个实施例中，存取管理组件113确定在多个字线中的选定字线经编程之后的第一时间，当存储器阵列的输出电压(例如，vreg2)的第一改变等于第一设定量时施加至多个字线中的选定字线的电压的第一量值。存取管理组件113另外确定在多个字线的选定字线被读取之前的第二时间，当存储器阵列的输出电压(例如，vreg2)的第二改变等于第一设定量时施加至多个字线中的选定字线的电压的第二量值。另外，存取管理组件113确定所述第二量值是否小于所述第一量值，并且响应于确定所述第二量值是否小于所述第一量值，确定在与选定字线相关联的至少一个存储器单元上已发生电荷损失。下文描述关于存取管理组件113的操作的另外细节。

图2A是根据实施例的呈存储器装置130形式的第一设备与呈存储器子系统的存储器子系统控制器115(例如，图1的存储器子系统110)形式的第二设备通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、交通工具、无线装置、移动电话及类似者。存储器子系统控制器115(例如，存储器装置130外部的控制器)可为存储器控制器或其它外部主机装置。

存储器装置130包含逻辑上布置成行和列的存储器单元阵列204。呈逻辑行的存储器单元通常连接到同一存取线(例如，字线)，而呈逻辑列的存储器单元通常选择性地连接到同一数据线(例如，位线)。单个存取线可与超过一个逻辑行的存储器单元相关联，且单个数据线可与超过一个逻辑列相关联。存储器单元阵列204的至少一部分的存储器单元(图2A中未示出)能够被编程到至少两个目标数据状态中的一个。

提供行解码电路系统208和列解码电路系统210以解码地址信号。接收地址信号并对地址信号进行解码以存取存储器单元阵列204。存储器装置130还包含输入/输出(I/O)控制电路系统260，其用以管理命令、地址和数据到存储器装置130的输入以及数据和状态信息从存储器装置130的输出。地址寄存器214与I/O控制电路系统260和行解码电路系统208以及列解码电路系统210通信以在解码之前锁存地址信号。命令寄存器224与I/O控制电路系统260和本地媒体控制器135通信以锁存传入的命令。

控制器(例如，在存储器装置130内部的本地媒体控制器135)响应于命令而控制对存储器单元阵列204的存取并且产生外部存储器子系统控制器115的状态信息，即，本地媒体控制器135被配置成对存储器单元阵列204执行存取操作(例如，读取操作、编程操作和/或擦除操作)。本地媒体控制器135与行解码电路系统208和列解码电路系统210通信，以响应于地址而控制行解码电路系统208和列解码电路系统210。在一个实施例中，本地媒体控制器134包含存取管理组件113，其可实施在存储器装置130中的存储器装置中的读取操作期间用于电荷损失补偿的测试和校准。

本地媒体控制器135还与高速缓冲寄存器218通信。高速缓存寄存器218锁存如由本地媒体控制器135引导的传入或传出数据以暂时存储数据，同时存储器单元阵列204正忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲寄存器218传递到数据寄存器270以传送到存储器单元阵列204；接着可将新数据从I/O控制电路260锁存于高速缓冲寄存器218中。在读取操作期间，数据可从高速缓冲寄存器218传送到I/O控制电路260以用于输出到存储器子系统控制器115；接着可将新数据从数据寄存器270传送到高速缓冲寄存器218。高速缓冲寄存器218和/或数据寄存器270可形成存储器装置130的页缓冲器(例如，可形成其部分)。页缓冲器可另外包含感测装置(图2A中未示出)，其用以例如通过感测连接到存储器单元阵列204的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器222可与I/O控制电路系统260和本地存储器控制器135通信以锁存状态信息以供输出到存储器子系统控制器115。

存储器装置130经由控制链路232从本地媒体控制器135接收存储器子系统控制器115处的控制信号。举例来说，控制信号可包含芯片启用信号CE#、命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号WE#、读取启用信号RE#和写入保护信号WP#。取决于存储器装置130的性质，可另外经由控制链路232接收额外或替代性控制信号(未示出)。在一个实施例中，存储器装置130经由多路复用的输入/输出(I/O)总线236从存储器子系统控制器115接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，且经由I/O总线236将数据输出到存储器子系统控制器115。

举例来说，可在I/O控制电路系统260处经由I/O总线236的输入/输出(I/O)引脚[7:0]接收命令并且接着可将所述命令写入到命令寄存器224中。可在I/O控制电路系统236处经由I/O总线260的输入/输出(I/O)引脚[7:0]接收地址并且接着可将所述地址写入到地址寄存器214中。可在I/O控制电路系统260处经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据并且接着可将所述数据写入到高速缓冲寄存器218中。随后可将数据写入到数据寄存器270中以用于编程存储器单元阵列204。

在实施例中，可省略高速缓冲寄存器218，且可将数据直接写入到数据寄存器270中。还可在用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]上输出数据。虽然可参考I/O引脚，但其可包含实现通过外部装置(例如，存储器子系统控制器115)电连接到存储器装置130的任何导电节点，例如常用的导电衬垫或导电凸块。

所属领域的技术人员应了解，可提供额外的电路系统和信号并且已简化图2A的存储器装置130。应认识到，参考图2A描述的各种块组件的功能性可能不一定与集成电路装置的不同组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图2A的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以进行图2A的单个块组件的功能性。此外，尽管根据各种信号的接收和输出的流行惯例描述了特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或其它数目个I/O引脚(或其它I/O节点结构)。

图2B是说明根据本公开的一些实施例的存储器子系统中的存储器装置的数据块中的存储器单元串200的示意图。在一个实施例中，串200表示例如来自存储器单元阵列204的存储器装置130的一个部分，如图2A所示。串200包含若干存储器单元212(即，电荷存储装置)，例如在一些实施例中多达32个存储器单元(或更多)。串200包含被称为源极选择栅极220(SGS)(通常为n沟道晶体管)的在串200的一端处的存储器单元212与共同源极226之间耦合的源极侧选择晶体管。共同源极226可包含例如共同掺杂的半导体材料和/或其它导电材料。在串200的另一端处，被称为漏极选择栅极230(SGD)(通常为n沟道晶体管)的漏极侧选择晶体管和栅极诱发漏极泄漏(GIDL)产生器240(GG)(通常为n沟道晶体管)耦合在存储器单元212中的一个与数据线234之间，所述数据线在此项技术中通常被称为“位线”。共同源极226可耦合到参考电压(例如，接地电压或简称为“接地”[Gnd])或电压源(例如，电荷泵电路或电力供应，例如其可选择性地被配置成适合于优化编程操作的特定电压)。

每一存储器单元212可包含(例如)浮动栅极晶体管或电荷截留晶体管，并且可包括单层级存储器单元或多层级存储器单元。浮动栅极可被称为电荷存储结构235。存储器单元212、源极选择栅极220、漏极选择栅极230和GIDL产生器240可由其相应控制栅极250上的信号控制。

举例来说，控制信号可通过存取管理组件113或在存取管理组件113的指引下施加至选择线(未示出)以选择串，或施加至存取线(未示出)以选择存储器单元212。在一些情况下，控制栅极可形成选择线(用于选择装置)或存取线(用于单元)的一部分。漏极选择栅极230接收可致使漏极选择栅极230选择或取消选择串200的电压。在一个实施例中，每一相应控制栅极250连接到单独字线(即，存取线)，使得可单独地控制每一装置或存储器单元。

在一个实施例中，为了检测形成串200的部分的一或多个存储器装置中的电荷损失，在执行操作之前，存取管理组件113可执行校准操作以测量串200的串电阻的改变并且确定所述串电阻的改变是可归因于串200的存储器单元中的快速电荷损失还是可归因于开放块的存在。信号到串200的特定施加可依据实施方案而变化，如下文更详细地描述。

图3是根据实施例的在如参考图2A所描述的类型的存储器装置中可使用的存储器单元阵列204(例如NAND存储器阵列)的一部分的示意图。存储器阵列204包含存取线，例如字线302

存储器阵列204可布置成行(每一行对应于字线302)和列(每一列对应于位线)。每一列可包含经串联连接存储器单元串(例如，非易失性存储器单元)，例如NAND串206

每一选择栅极的源极可连接到共同源极316。每一源极选择栅极的漏极可连接到对应NAND串306的存储器单元。因此，每一源极选择栅极可被配置成将对应NAND串306选择性地连接到共同源极316。每一漏极选择栅极的漏极可连接到对应NAND串206的位线。每一漏极选择栅极的源极可连接到对应NAND串206的存储器单元。因此，每一漏极选择栅极可被配置成将对应NAND串206选择性地连接到对应位线。

图3中的存储器阵列204可为准二维存储器阵列且可具有大体上平面结构，例如其中共同源极316、NAND串306和位线在大体上平行平面中延伸。替代地，图3中的存储器阵列204可为三维存储器阵列，例如其中NAND串206可大体上垂直于含有共同源极316的平面和可大体上平行于含有共同源极316的平面的含有位线的平面延伸。

存储器单元的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构(例如，浮动栅极、电荷阱等等)，以及控制栅极，如图3所示。数据存储结构可包含导电结构和介电结构两者，而控制栅极通常由一或多种导电材料形成。在一些情况下，存储器单元可另外具有经定义源极和漏极。存储器单元其控制栅极连接到(并且在一些情况下，形成)字线302。

存储器单元的列可为选择性地连接到给定位线的一个NAND串306或数个NAND串306。存储器单元的行可共同地连接到给定字线302。存储器单元行可能(但无需)包含共同地连接到给定字线302的所有存储器单元。存储器单元行经常可划分成存储器单元的一或多个物理页群组，且存储器单元物理页经常包含共同地连接到给定字线302的每隔一个存储器单元。举例来说，共同地连接到字线302

共同地连接到给定字线302的存储器单元的其它分组还可定义存储器单元的物理页。对于某些存储器装置，共同地连接到给定字线的所有存储器单元可被视为存储器单元的物理页。存储器单元的物理页(在一些实施例中，其可仍为整个行)中的在单个读取操作期间读取或在单个编程操作期间编程的部分(例如，存储器单元的上部或下部页)可被视为存储器单元的逻辑页。存储器单元块可包含被配置成一起被擦除的那些存储器单元，例如连接到字线302的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确地区分，否则对存储器单元的页的参考在本文中是指存储器单元的逻辑页的存储器单元。虽然结合NAND快闪存储器论述图3的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS、相变、铁电等)和其它架构(例如，AND阵列、NOR阵列等)。

在一个实施例中，存储器串306中的每一个的漏极端的输出电压(即，vreg2)被收集并提供给通向比较器320的一个输入。参考电压(即，vref)提供给比较器320的另一输入。比较器320的比较器输出(即，旗标)当输出电压(即，vreg2)达到参考电压(即，vref)时改变状态。举例来说，如果比较器输出(即，旗标)目前是高状态中的电压且输出电压(即，vreg2)当前高于参考电压(即，vref)，那么一旦输出电压(即，vreg2)减小和/或参考电压(即，vref)增加以使得输出电压(即，vreg2)等于或小于参考电压(即，vref)，比较器输出(即，旗标)便可切换到低状态中的电压。一旦输出电压(即，vreg2)再次增加和/或参考电压(即，vref)再次减小以使得输出电压(即，vreg2)再次等于或大于参考电压(即，vref)，比较器输出(即，旗标)便可切换回到高状态中的电压。

图4是根据本公开的一些实施例的在存储器装置中的读取操作期间的电荷损失补偿的实例方法的流程图。方法400可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法400由图1的存取管理组件113执行。虽然以特定顺序或次序来展示，但是除非另有指定，否则可修改所述处理程序的次序。因此，应理解，所说明实施例仅为实例，且所说明过程可以不同次序进行，且一些过程可并行地进行。另外，在各个实施例中可以省略一或多个过程。因此，在每个实施例中并不需要所有过程。其它过程流程也是可能的。

在操作405处，使字线电压斜升。举例来说，处理逻辑(例如，存取管理组件113)可致使施加至存储器阵列的字线，例如存储器装置130的存储器阵列204的字线302

在操作410处，对输出电压采样。举例来说，处理逻辑可对存储器阵列204的第一输出电压(即，vreg2)采样。如上文所描述，输出电压(即，vreg2)可表示存储器阵列204中的位线电压并且可在连接到多个存储器串(例如存储器阵列204中的串306

在操作415处，使参考电压斜升。举例来说，处理逻辑可致使参考电压(即，vref)在第一时间段内以递增方式改变(例如，斜升或斜降)。在一个实施例中，参考电压(即，vref)是从存储器装置130内或外部的电压源接收的，并且作为输入与在操作410处采样的输出电压(即，vreg2)一起施加到比较器320。如图5所示，参考电压信号510的量值可周期性地以固定大小的增量逐步增长。在其它实施例中，参考电压信号可能开始为较高电平并且随时间周期性地逐步下降。

在操作420处，做出确定。举例来说，处理逻辑可确定参考电压(即，vref)是否等于输出电压(即，vreg2)。在一个实施例中，当输入相等时，比较器320的输出将改变状态(例如，从高状态改变为低状态)，进而竖起“旗标”信号以通知存取管理组件113。如图5所示，当输出电压信号504等于参考电压信号510时，旗标信号514将改变状态。取决于输出电压(即，vref2)是否是504a、504b或504c，旗标信号将在相应时间改变状态，如由旗标信号514a、514b或514c所示。如果参考电压(即，vref)不等于输出电压(即，vreg2)，那么处理逻辑继续在操作415处致使参考电压以递增方式斜升。

如果参考电压(即，vref)等于输出电压(即，vreg2)，那么在操作425处，改变参考电压。举例来说，处理逻辑可使参考电压改变(例如，增加或减小)固定步长量。如图5所示，在不考虑参考电压信号510达到输出电压信号504a、504b或504c中的任一个时的电压量值的情况下，随后，参考电压信号510递增相同的固定步长量，如由所得参考电压信号510a、510b或510c所示。在一个实施例中，固定步长量大于用以在操作415处使参考电压信号510斜升的增量(例如，大4×)。在一个实施例中，固定步长量用以确保当存储器阵列的输出电压的改变等于针对正被读取的块(例如，封闭块、开放块，或具有QCL的封闭块)的不同状态的设定量时可做出比较。在其它实施例中，并非使参考电压增加固定步长量，而是处理逻辑可替代地使参考电压减小固定步长量。

在操作430处，使字线电压斜降。举例来说，处理逻辑可致使施加至选定字线的电压斜降。如图5所示，施加至存储器阵列204的选定字线(例如字线302

在操作435处，对输出电压采样。举例来说，处理逻辑可在选定字线电压信号502

在操作440处，做出确定。举例来说，处理逻辑可确定增加了固定步长量的参考电压(即，vref)是否等于输出电压(即，vreg2)。在一个实施例中，当输入相等时，比较器320的输出将改变状态(例如，从高状态改变为低状态)，进而竖起“旗标”信号以通知存取管理组件113。如图5所示，当输出电压信号504a、504b或504c等于增加了固定步长量的参考电压信号510a、510b或510c时，对应旗标信号514a、514b或514c将改变状态。如果增加了固定步长量的参考电压(即，vref)不等于输出电压(即，vreg2)，那么处理逻辑继续在操作430处致使字线电压信号502

如果增加了固定步长量的参考电压(即，vref)等于输出电压(即，vreg2)，那么在操作445处，确定量值。举例来说，处理逻辑可确定在当增加了固定步长量的参考电压(即，vref)等于输出电压(即，vreg2)时的时间施加至选定字线的电压的量值。如图5所示，当增加了固定步长量的参考电压(即，vref)等于输出电压(即，vreg2)时的时间取决于正被读取的块的状态而变化，正如电压信号502

在操作450处，做出确定。举例来说，处理逻辑可确定在当增加了固定步长量的参考电压(即，vref)等于输出电压(即，vreg2)时的时间施加至选定字线302

因此，如果确定电压信号502

然而，如果确定电压信号502

在操作465处，执行读取操作。举例来说，处理逻辑可致使具有基于电压偏移的量值的读取电压施加至选定字线以执行读取操作。如图5所示，可使用在操作460处确定的电压偏移校准施加至选定字线的电压(即，读取电压)和施加至未选定字线的电压(即，通过电压)这二者。

图6说明计算机系统600的实例机器，在所述计算机系统600内可执行用于致使所述机器执行本文中所论述的方法中的任一种或多种方法的指令集。在一些实施例中，计算机系统600可对应于包含、耦合到或使用存储器子系统(例如，图1的存储器子系统110)或可用以执行控制器的操作(例如，以执行操作系统以执行对应于图1的存取管理组件113的操作)的主机系统(例如，图1的主机系统120)。在替代性实施例中，机器可连接(例如联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而以客户端-服务器网络环境中的服务器或客户端机器的容量进行操作。

所述机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝式电话、网络器具、服务器、网络路由器、交换机或桥接器，或能够执行(依序或以其它方式)指定将由所述机器采取的动作的指令集的任何机器。另外，尽管说明单个机器，但还应认为术语“机器”包含机器的任何集合，所述集合单独地或共同地执行一(或多)个指令集以进行本文中所论述的方法中的任何一或多种。

实例计算机系统600包含处理装置602、主存储器604(例如，只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器606(例如，快闪存储器、静态随机存取存储器(SRAM)等)，以及数据存储系统618，其经由总线630彼此通信。

处理装置602表示一或多个通用处理装置，例如微处理器、中央处理单元等。更特定来说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置602也可以是一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器或类似物。处理装置602被配置成执行用于执行本文所论述的操作和步骤的指令626。计算机系统600可进一步包括用以经由网络620通信的网络接口装置608。

数据存储系统618可包含机器可读存储媒体624(也称为计算机可读媒体)，其上存储有一或多个指令集626或体现本文中所描述的方法或功能中的任一或多种的软件。指令626还可在由计算机系统600执行期间完全或至少部分地驻存在主存储器604内和/或处理装置602内，主存储器604和处理装置602也构成机器可读存储媒体。机器可读存储媒体624、数据存储系统618和/或主存储器604可对应于图1的存储器子系统110。

在一个实施例中，指令626包含用于实施对应于图1的存取管理组件113的功能性的指令。虽然在实例实施例中将机器可读存储媒体624展示为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集合且致使机器执行本公开的方法中的任何一种或多种的任何媒体。术语“机器可读存储媒体”因此应被视为包含但不限于固态存储器、光学媒体和磁性媒体。

已在针对计算机存储器内的数据位的操作的算法和符号表示方面呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。在本文中，且一般将算法构想为产生所要结果的操作的自洽序列。操作是要求对物理量进行物理操纵的操作。通常(但未必)，这些量采用能够存储、组合、比较以及以其它方式操纵的电或磁信号的形式。已经证实，主要出于常用的原因，将这些信号称为位、值、元素、符号、字符、项、编号等等有时是便利的。

然而，应牢记，所有这些和类似术语将与适当物理量相关联，且仅仅为应用于这些量的便利标记。本公开可以指操控和变换计算机系统的寄存器和存储器内的表示为物理(电子)数量的数据为计算机系统存储器或寄存器或其它这类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作和过程。

本公开还涉及用于执行本文中的操作的设备。这一设备可以出于所需目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，如但不限于任何类型的盘(包含软盘、光盘、CD-ROM和磁性光盘)、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡或适合于存储电子指令的任何类型的媒体，其各自耦合到计算机系统总线。

本文中呈现的算法和显示器在本质上并不与任何特定计算机或其它设备相关。各种通用系统可以与根据本文中的教示的程序一起使用，或可以证明构造用以执行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样来呈现各种这些系统的结构。另外，未参考任何特定编程语言来描述本公开。应了解，可使用各种编程语言来实施如本文中所描述的本公开的教示内容。

本公开可提供为计算机程序产品或软件，其可包含在其上储存有可用以编程计算机系统(或其它电子装置)以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机构。在一些实施例中，机器可读(例如计算机可读)媒体包含机器(例如计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、闪存存储器组件等。

在前述说明书中，本公开的实施例已经参照其特定实例实施例进行描述。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开进发明行各种修改。因此，应在说明性意义上而非限制性意义上看待说明书和图式。