高精度PWM死区控制电路与PWM控制系统

摘要

本申请涉及高精度PWM死区控制电路与PWM控制系统，该电路包括：前置选择电路用于电连接PWM信号源，选择输出第一延时输入信号和第二延时输入信号；粗粒度延时电路电连接前置选择电路，用于对第一延时输入信号的上升沿进行粗粒度延时后输出上升延时信号，以及对第二延时输入信号的下降沿进行粗粒度延时后输出下降延时信号；后置选择电路电连接粗粒度延时电路，用于选择输出第三延时输入信号和第四延时输入信号；高精度延时电路电连接后置选择电路，用于对第三延时输入信号的上升沿进行高精度延时后输出高精度上升延时信号，以及对第四延时输入信号的下降沿进行高精度延时后输出高精度下降延时信号。PWM的死区控制精度较高。

说明书

技术领域

本发明属于电子电路技术领域，涉及一种高精度PWM死区控制电路与PWM控制系统。

背景技术

脉冲宽度调制(Pulse Width Modulation，PWM)广泛应用在测量、通信、功率控制与变换等许多领域中，如仪器仪表、机器人伺服、电机驱动、变频器、开关电源和光伏逆变等。一般的，一个控制系统中的PWM信号具有一定的周期和占空比，用于控制系统中各开关器件的通断。一对PWM信号控制2个开关时，在关闭前一个开关和打开后一个开关的过程中，开关速度的差异可能会造成两个开关同时开启，从而增加系统负荷甚至造成短路。

为避免这种情况发生，传统PWM的死区(Dead Zone)控制方式，是通过在PWM电平翻转时插入一个时间延时(死区)来进行控制。死区控制的精度对变频器、开关电源和逆变器等控制系统的功率转换效率、稳定性有重要影响。然而，在实现本发明的过程中，发明人发现传统PWM的死区控制精度受限于电路工作的系统时钟周期T

发明内容

针对上述传统技术中存在的问题，本发明提出了一种能够大幅提高PWM的死区控制精度的高精度PWM死区控制电路以及一种PWM控制系统。

为了实现上述目的，本发明实施例采用以下技术方案：

一方面，提供一种高精度PWM死区控制电路，包括：

前置选择电路，用于连接PWM信号源，选择输出第一延时输入信号和第二延时输入信号；第一延时输入信号包括PWM信号源输出的第一PWM信号或第二PWM信号，第二延时输入信号包括第一PWM信号、第二PWM信号或经上升延时控制后的上升延时信号；

粗粒度延时电路，连接前置选择电路，用于对第一延时输入信号的上升沿进行粗粒度延时后输出上升延时信号，以及用于对第二延时输入信号的下降沿进行粗粒度延时后输出下降延时信号；粗粒度延时以系统时钟周期或高频时钟周期为单位；

后置选择电路，连接粗粒度延时电路，用于选择输出第三延时输入信号和第四延时输入信号；第三延时输入信号包括第一PWM信号、第二PWM信号、上升延时信号或下降延时信号，第四延时输入信号包括第二PWM信号、第一PWM信号、上升延时信号或下降延时信号；

高精度延时电路，连接后置选择电路，用于对第三延时输入信号的上升沿进行高精度延时后输出高精度上升延时信号，以及用于对第四延时输入信号的下降沿进行高精度延时后输出高精度下降延时信号；粗粒度延时的延时精度小于高精度延时的延时精度。

另一方面，还提供一种PWM控制系统，包括上述的高精度PWM死区控制电路。

上述技术方案中的一个技术方案具有如下优点和有益效果：

上述高精度PWM死区控制电路与PWM控制系统，通过在不提升系统时钟频率的情况下，设计了新的控制电路，其中前置选择电路为粗粒度延时电路中上升沿粗粒度延时和下降沿粗粒度延时的信号源，粗粒度延时电路可以系统时钟周期或高频时钟周期为单位分别进行上升沿和下降沿的粗粒度延时，产生精度为一个系统时钟周期或高频时钟周期的延时，然后通过后置选择电路为高精度延时电路选择输入前级的输出信号分别进行上升沿和下降沿的高精度延时，产生更高精度的延时，从而突破电路工作的系统时钟周期的限制达到更高量级的高精度延时，实现对PWM的死区控制精度的大幅提升。相比于传统技术，上述方案可在周期精确、1/n周期精确和高精度3个层次上进行死区精度控制，该电路可在先进集成电路生产工艺的支持下精度可达到ps量级甚至更小，而且电路结构简洁、灵活并层次化明显，易于集成设计。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为PWM死区控制原理的时序示意图；

图2为一个实施例中高精度PWM死区控制电路的第一结构示意图；

图3为一个实施例中高精度PWM死区控制电路的第二结构示意图；

图4为一个实施例中高精度PWM死区控制电路的第三结构示意图；

图5为一个实施例中高精度PWM死区控制电路的第四结构示意图；

图6为一个实施例中延时链的电路结构示意图；

图7为一个实施例中高精度PWM死区控制电路的工作流程示意图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

需要说明的是，在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置展示该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。

本领域技术人员可以理解，本文所描述的实施例可以与其它实施例相结合。在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。本申请各部件之间的连接可以是直接电连接，也可以是通过中间件的间接电连接，还可以采用其他信号线实现连接。

在研究工作中，发明人发现传统PWM的死区控制精度受限于电路工作的系统时钟周期Tsysclk，如当电路的系统时钟频率为100MHz时，死区控制精度只能达到一个Tsysclk，即10ns量级。本申请在不提升系统时钟频率的情况下，相对于一个系统时钟周期Tsysclk单位，可在周期精确、1/n周期精确、高精度3个层次上进行死区精度控制，精度可达100ps量级。本申请具有简洁、灵活、层次化且高精度的特点。

PWM信号的死区(Dead Zone)控制原理可以如图1所示，通过在PWM电平翻转时插入一个时间延时，以避免控制两个开关时，在关闭前一个开关和打开后一个开关的过程中，开关速度的差异可能会造成两个开关同时开启，从而增加系统负荷甚至造成短路的情况。死区控制的精度对变频器、开关电源、逆变器等控制系统的功率转换效率、稳定性有重要影响。

下面将结合本发明实施例图中的附图，对本发明实施方式进行详细说明。

请参阅图2，在一个实施例中，本申请实施例提供了一种高精度PWM死区控制电路100，包括前置选择电路12、粗粒度延时电路14、后置选择电路16和高精度延时电路18。前置选择电路12用于连接PWM信号源，选择输出第一延时输入信号和第二延时输入信号。第一延时输入信号包括PWM信号源输出的第一PWM信号或第二PWM信号。第二延时输入信号包括第一PWM信号、第二PWM信号或经上升延时控制后的上升延时信号。

粗粒度延时电路14连接前置选择电路12。粗粒度延时电路14用于对第一延时输入信号的上升沿进行粗粒度延时后输出上升延时信号，以及用于对第二延时输入信号的下降沿进行粗粒度延时后输出下降延时信号。粗粒度延时以系统时钟周期或高频时钟周期为单位。

后置选择电路16连接粗粒度延时电路14。后置选择电路16用于选择输出第三延时输入信号和第四延时输入信号。第三延时输入信号包括第一PWM信号、第二PWM信号、上升延时信号或下降延时信号。第四延时输入信号包括第二PWM信号、第一PWM信号、上升延时信号或下降延时信号。

高精度延时电路18连接后置选择电路16。高精度延时电路18用于对第三延时输入信号的上升沿进行高精度延时后输出高精度上升延时信号，以及用于对第四延时输入信号的下降沿进行高精度延时后输出高精度下降延时信号。粗粒度延时的延时精度小于高精度延时的延时精度。

可以理解，PWM信号源可以是各应用领域中控制系统内用于产生PWM信号的信号源或者传输该PWM信号的接口。对于控制两个开关的一对PWM信号，为便于描述，可以将其分别表示为第一PWM信号(可记为InA)和第二PWM信号(可记为InB)。

前置选择电路12和后置选择电路16，均可以采用本领域已有的开关电路模块、开关器件或逻辑器件设计得到，只要能够实现所需的信号选择输出功能即可。粗粒度延时电路14可以采用各类能够实现信号延迟功能的电路结构或器件来设计得到，只要能够提供对第一延时输入信号的上升沿进行一定量的延时(相对于高精度延时而言延时粒度较粗)以及对第二延时输入信号的下降沿进行一定量的延时功能即可，具体也可以根据控制系统的尺寸要求进行选择。高精度延时电路18的延时精度需要高于甚至远高于粗粒度延时电路14的延时精度，因此，可以采用逻辑器件进行设计得到，具体结构可以根据所需的延时精度级别进行选择，只要能够实现对后置选择电路16输出的第三延时输入信号的上升沿进行高精度延时，以及对后置选择电路16输出的第四延时输入信号的上升沿进行高精度延时即可。

具体的，对于PWM信号源产生的一对PWM信号，首先通过前置选择电路12进行多路选择输出，为粗粒度延时电路14提供两路输入信号，一路为第一延时输入信号(可记为InR)，另一路则为第二延时输入信号(可记为InF)。InR可以选择为InA，也可以选择为InB，用于经粗粒度延时电路14进行上升沿的粗粒度延时，而产生上升延时信号(可记为RED)输出。InF可以选择为InA，也可以选择为InB，还可以选择为产生的RED，用于经粗粒度延时电路14进行下降沿的粗粒度延时，而产生下降延时信号(可记为FED)输出。该粗粒度延时后的RED和FED，可用于在系统时钟周期T

而经后置选择电路16进行多路选择输出后，可为高精度延时电路18提供两路输入信号，一路为第三延时输入信号，另一路则为第四延时输入信号。第三延时输入信号可以选择为PWM信号源产生的InA、也可以选择为粗粒度延时电路14输出的RED，还可以选择为粗粒度延时电路14输出的下降延时信号FED或PWM信号源产生的InB，用于经高精度延时电路18进行上升沿的高精度延时，而产生高精度上升延时信号(可记为HROutA)输出。

第四延时输入信号可以选择为PWM信号源产生的InB、也可以选择为粗粒度延时电路14输出的FED，还可以选择为粗粒度延时电路14输出的上升延时信号RED或PWM信号源产生的InA，用于经高精度延时电路18进行下降沿的高精度延时，而产生高精度下降延时信号(可记为HROutB)输出。高精度延时后输出的HROutA和HROutB，可用于在更高精度层次上进行PWM死区精度控制。此外，还可以经后置选择电路16进行多路选择输出而直接将第三延时输入信号和第四延时输入信号进行输出(如OutA和OutB)，以用于在系统时钟周期T

上述高精度PWM死区控制电路100，通过在不提升系统时钟频率的情况下，设计了新的控制电路，其中前置选择电路12为粗粒度延时电路14中上升沿粗粒度延时和下降沿粗粒度延时的信号源，粗粒度延时电路14可以系统时钟周期或高频时钟周期为单位分别进行上升沿和下降沿的粗粒度延时，产生精度为一个系统时钟周期或高频时钟周期的延时，然后通过后置选择电路16为高精度延时电路18选择输入前级的输出信号分别进行上升沿和下降沿的高精度延时，产生更高精度的延时，从而突破电路工作的系统时钟周期的限制达到更高量级的高精度延时，实现对PWM的死区控制精度的大幅提升。相比于传统技术，上述方案可在周期精确、1/n周期精确和高精度3个层次上进行死区精度控制，该电路可在先进集成电路生产工艺的支持下精度可达到ps量级甚至更小，而且电路结构简洁、灵活并层次化明显，易于集成设计。

在一个实施例中，如图3所示，前置选择电路12包括第一多路选择开关122和第二多路选择开关124。第一多路选择开关122的输入端分别用于接入第一PWM信号和第二PWM信号。第一多路选择开关122的输出端用于输出第一延时输入信号到粗粒度延时电路14。第二多路选择开关124的输入端分别用于接入第一PWM信号、第二PWM信号和经上升延时控制后的上升延时信号。第二多路选择开关124的输出端用于输出第二延时输入信号到粗粒度延时电路14。

可以理解，在本实施例中采用多路选择开关搭建所需的前置选择电路12，第一多路选择开关122和第二多路选择开关124可以是相同的多路选择开关，也可以是不相同的多路选择开关，多路选择开关例如但不限于是2选1开关、3选1开关或者4选1开关。

通过采用多路选择开关的前置选择结构设计，可以使电路结构简洁同时，信号选择输出灵活且简便，可靠性也高。

在一个实施例中，如图3所示，粗粒度延时电路14包括上升延时计数器142和下降延时计数器144。上升延时计数器142的输入端连接前置选择电路12，上升延时计数器142的输出端分别连接前置选择电路12和后置选择电路16。上升延时计数器142用于对第一延时输入信号的上升沿进行粗粒度延时后输出上升延时信号。下降延时计数器144的输入端连接前置选择电路12，下降延时计数器144的输出端连接后置选择电路16。下降延时计数器144用于对第二延时输入信号的下降沿进行粗粒度延时后输出下降延时信号。

可以理解，在本实施例中可采用计数器搭建所需的粗粒度延时电路14，为了以系统时钟周期T

为便于说明，上升延时计数器142可以记为REDCNT，下降延时计数器144可以记为FEDCNT，以一个REDCNT[15:0]和一个FEDCNT[15:0]为例，当信号InR的上升沿来临时，计数器REDCNT从REDVAL开始递减计数，当REDCNT＝0时停止计数；当信号InF的下降沿来临时，计数器FEDCNT从FEDVAL开始递减计数，当FEDCNT＝0时停止计数，从而实现所需的粗粒度延时目的。

在一个实施例中，对第一延时输入信号的上升沿进行粗粒度延时的延时量为T

T

T

具体的，粗粒度的上升沿延时的输出信号RED相对于输入信号InR的延时量T

对第二延时输入信号的下降沿进行粗粒度延时的延时量为T

T

T

具体的，粗粒度的下降沿延时的输出信号FED相对于输入信号InF的延时量T

上升沿延时的输出信号RED与输入信号InR的逻辑关系，以及下降沿延时的输出信号FED与输入信号InF的逻辑关系可以分别由以下二式确定：

RED＝InR&&(REDCNT＝＝0)

FED＝InF&&(REDCNT！＝0)。

通过上述延时量与逻辑关系，可以更准确地实现在系统时钟周期T

在一个实施例中，如图3所示，后置选择电路16包括第三多路选择开关162和第四多路选择开关164。第三多路选择开关162的输入端分别用于接入第一PWM信号、第二PWM信号、上升延时信号和下降延时信号。第三多路选择开关162的输出端用于输出第三延时输入信号到高精度延时电路18。第四多路选择开关164的输入端分别用于接入第二PWM信号、第一PWM信号、上升延时信号和下降延时信号。第四多路选择开关164的输出端用于输出第四延时输入信号到高精度延时电路18。

可以理解，在本实施例中采用多路选择开关搭建所需的后置选择电路16，第三多路选择开关162和第四多路选择开关164可以是相同的多路选择开关，也可以是不相同的多路选择开关，多路选择开关例如但不限于是2选1开关、3选1开关或者4选1开关。

通过采用多路选择开关的后置选择结构设计，可以使电路结构简洁同时，信号选择输出灵活且简便，可靠性也高。

在一个实施例中，如图3所示，高精度延时电路18包括上升延时链182和下降延时链184。上升延时链182的输入端用于接入第三延时输入信号，上升延时链182的输出端用于输出高精度上升延时信号。下降延时链184的输入端用于接入第四延时输入信号，下降延时链184的输出端用于输出高精度下降延时信号。

可以理解，在本实施例中，可以采用逻辑器件分别搭建上升延时链182和下降延时链184，两个延时链可以采用相同的结构，也可以采用不同的结构，具体可以根据所需实现的延时精度要求确定，只要能够提供所需的高精度延时功能即可。

采用延时链结构时，将可通过参数REDHR(表示第三延时输入信号在上升延时链上传播所经过的延时单元的数量)和FEDHR(表示第四延时输入信号在下降延时链上传播所经过的延时单元的数量)控制，以对第三多路选择开关162输出的第三延时输入信号的上升沿，以及第四多路选择开关164输出的第四延时输入信号的下降沿分别产生高精度的延时。延时精度可由延时链中延时单元的结构确定，结合先进的集成电路生产工艺，可以将延时链中延时单元的延时制作得足够小(如ps量级)。

通过采用延时链结构，可以使电路结构更简洁紧凑且可以支持更高精度的延时控制，从而支持更高精度层次上的PWM死区精度控制。

在一个实施例中，如图4所示，第一多路选择开关122包括二选一开关S0，第二多路选择开关124包括二选一开关S1和二选一开关S1’。二选一开关S0的一个输入端用于接入第一PWM信号。二选一开关S0的另一个输入端用于接入第二PWM信号。二选一开关S0的输出端连接粗粒度延时电路14。二选一开关S1的一个输入端用于接入第一PWM信号。二选一开关S1的另一个输入端用于接入第二PWM信号。二选一开关S1的输出端连接二选一开关S1’的一个输入端。二选一开关S1’的另一个输入端用于接入上升延时信号。二选一开关S1’的输出端连接粗粒度延时电路14。

可选的，在本实施例中，前置选择电路12可以由均为2选1开关的开关S0、S1和S1’组成，开关S0用于选择粗粒度延时电路14中上升延时计数的信号源来自输入PWM信号InA或InB。开关S1和开关S1’用于选择粗粒度延时电路14中下降延时计数的信号源来自输入PWM信号InA、InB或经上升延时控制后的信号RED。

通过采用上述2选1开关的开关S0、S1和S1’，电路结构更简约且生产成本更低。

在一个实施例中，如图4所示，第三多路选择开关162包括二选一开关S2和二选一开关S4。第四多路选择开关164包括二选一开关S3和二选一开关S5。二选一开关S2的一个输入端用于接入第一PWM信号。二选一开关S2的另一个输入端连接上升延时计数器142的输出端。二选一开关S2的输出端连接二选一开关S4的一个输入端。二选一开关S4的另一个输入端连接二选一开关S3的输出端。二选一开关S4的输出端连接高精度延时电路18。二选一开关S3的一个输入端连接下降延时计数器144的输出端。二选一开关S3的另一个输入端用于接入第二PWM信号。二选一开关S3的输出端连接二选一开关S5的一个输入端。二选一开关S5的另一个输入端连接二选一开关S2的输出端。二选一开关S5的输出端连接高精度延时电路18。

可选的，在本实施例中，后置选择电路16可以由均为2选1开关的S2、S3、S4和S5组成。开关S2和开关S4用于选择高精度延时电路18中上升延时链182的输入来自：PWM输入信号InA，PWM输入信号InB，粗粒度延时电路14中的上升延时输出信号RED，或粗粒度延时电路14中的下降延时输出信号FED。开关S3和开关S5用于选择高精度延时电路18中下降延时链184的输入来自：PWM输入信号InB，PWM输入信号InA，粗粒度延时电路14中的下降延时输出信号FED，或粗粒度延时电路14中的上升延时输出信号RED。

通过采用上述2选1开关的S2、S3、S4和S5，电路结构更简约且生产成本更低，可靠性高。

在一个实施例中，如图5所示，后置选择电路16还包括第一异或门EG1和第二异或门EG2。第一异或门EG1的一个输入端连接上升延时计数器142的输出端，第一异或门EG1的另一个输入端用于接入POLA信号，第一异或门EG1的输出端连接二选一开关S2的另一个输入端。第二异或门EG2的一个输入端连接下降延时计数器144的输出端，第二异或门EG2的另一个输入端用于接入POLB信号，第二异或门EG2的输出端连接二选一开关S3的一个输入端。

进一步的，为了增加电路选择输出的灵活性，还可以在开关S2和开关S3前分别增加一个异或门，用于分别对输出信号RED和FED进行极性反转，是否反转分别由信号POLA(POLA＝1时表示对极性反转，POLA＝0时表示对极性不反转)和POLB(POLB＝1时表示对极性反转，POLB＝0时表示对极性不反转)控制。

通过上述异或门的增设，可以进一步提高电路控制的灵活性，增强环境适应性。

在一个实施例中，如图6所示，上升延时链182包括级联连接且结构相同的多个延时单元。延时单元包括第一与非门NG1、第二与非门NG2、第三与非门NG3、或非门NOR和反相器PI。首级延时单元的第一与非门NG1的一个输入端用于接入第三延时输入信号(也即in输入)，第一与非门NG1的另一个输入端分别连接反相器PI的输入端和或非门NOR的输出端，第一与非门NG1的输出端连接下一级延时单元的第一与非门NG1的一个输入端。

反相器PI的输出端连接第二与非门NG2的一个输入端。第二与非门NG2的另一个输入端连接第一与非门NG1的一个输入端，第二与非门NG2的输出端连接第三与非门NG3的一个输入端。首级第三与非门NG3的输出端用于输出高精度上升延时信号(也即out输出)，第三与非门NG3的另一个输入端连接下一级延时单元的第三与非门NG3的输出端。或非门NOR的一个输入端用于接入当前级使能信号en，或非门NOR的另一个输入端用于接入前级使能信号en_prev。其中，首级的或非门NOR的另一个输入端由于没有更前一级元件，因此其前级使能信号en_prev接0，首级的或非门NOR的一个输入端接当前级使能信号en。

可以理解，在本实施例中，延时链结构如图6所示，上升延时链182的延时精度为延时链中一个延时单元的延时δ，等于2个与非门的延时。在180nm或更先进的集成电路生产工艺下，δ可以达到100ps甚至更小。优选的，上升延时链182可包括DLL[1]–DLL[127]共127延时单元，每个延时单元有3个输入in、en_prev(前级使能信号)和en(当前级使能信号)，2个输出pass和out，return为返回信号。每个延时单元包含3个与非门、一个或非门和一个反相器。其中，与非门的延时为δ/2。对于上升延时链182，使能信号分别由下式产生：

EN[i]＝1,当i＝REDHR时，0

EN[i]＝0,当i！＝REDHR时，0

通过采用上述链路结构，电路结构层次化更高且更易于集成，可支持超高精度的PWM死区控制。

在一个实施例中，如图6所示，下降延时链184包括级联连接且结构相同的多个延时单元。延时单元包括第一与非门NG1、第二与非门NG2、第三与非门NG3、或非门NOR和反相器PI。首级延时单元的第一与非门NG1的一个输入端用于接入第四延时输入信号，第一与非门NG1的另一个输入端分别连接反相器PI的输入端和或非门NOR的输出端，第一与非门NG1的输出端连接下一级延时单元的第一与非门NG1的一个输入端；

反相器PI的输出端连接第二与非门NG2的一个输入端，第二与非门NG2的另一个输入端连接第一与非门NG1的一个输入端，第二与非门NG2的输出端连接第三与非门NG3的一个输入端，首级的第三与非门NG3的输出端用于输出高精度下降延时信号，第三与非门NG3的另一个输入端连接下一级延时单元的第三与非门NG3的输出端。首级的或非门NOR的一个输入端用于接入当前级使能信号en，首级的或非门NOR的另一个输入端用于接入前级使能信号en_prev。其中，首级的或非门的另一个输入端由于没有更前一级元件，因此其前级使能信号en_prev接0，首级的或非门NOR的一个输入端接当前级使能信号en。

可以理解，本实施例中的下降延时链184的结构与上升延时链182的结构相同，首级延时单元的输入信号则对应为第四延时输入信号，下降延时链184的输出则对应为高精度下降延时信号。

对于下降延时链184，其使能信号分别由下式产生：

EN[i]＝1,当i＝FEDHR时，0

EN[i]＝0,当i！＝FEDHR时，0

通过采用上述链路结构，电路结构层次化更高且更易于集成，可支持超高精度的PWM死区控制。

在一个实施例中，对第三延时输入信号的上升沿进行高精度延时的延时量为T

T

对第四延时输入信号的下降沿进行高精度延时的延时量为T

T

其中，参数REDHR表示第三延时输入信号在所述上升延时链上传播所经过的延时单元的数量，参数FEDHR表示第四延时输入信号在所述下降延时链上传播所经过的延时单元的数量，δ表示一个延时单元的延时。

可以理解，两种链路均采用相同结构时，其各自的延时量分别可以由上式确定。

在一些实施方式中，为了更加便于直观理解上述高精度PWM死区控制电路100，以下提供了其中一种应用场景下的电路工作流程说明。本领域技术人员应理解，该工作流程说明仅为示意性的，并非是对本申请的限制。

上述高精度PWM死区控制电路100的工作流程如图7所示。共包含3个步骤：步骤1为初始化、步骤2为粗粒度延时以及步骤3为高精度延时。步骤2可以产生精度为一个系统时钟周期T

初始化：复位计数器REDCNT和FEDCNT；设置参数REDVAL、FEDVAL、POLA、POLB、REDHR和FEDHR；设置前置开关S0、S1和S1’，后置开关S2、S3、S4和S5，如设置到任一种所需的初始状态组合，其中，每个开关均有两种状态0或1。

粗粒度延时：以系统时钟周期T

上升沿延时的输出信号RED和下降沿延时的输出信号FED，分别相对于输入信号InR和InF的延时量T

高精度延时：对开关S4和S5的输出的上升沿、下降沿分别产生高精度的延时。延时精度为一个延时单元的延时δ。在180nm或更先进的集成电路工艺下，δ可以达到100ps量级。

高精度上升沿延时输出信号HROutA和高精度下降沿延时输出信号HROutB，分别相对于开关S4和S5的输出的延时量T

在一个实施例中，提供一种PWM控制系统，包括上述的高精度PWM死区控制电路100。

可以理解，关于高精度PWM死区控制电路100的具体限定，可以参见上文中高精度PWM死区控制电路100的各实施例中的相应限定同理理解，在此不再赘述。需要说明的是，本实施例中所述的PWM控制系统可以是各领域中所应用的基于PWM信号的控制系统，例如但不限于仪器仪表、机器人伺服、电机驱动、变频器、开关电源和光伏逆变等领域中的PWM控制系统。PWM控制系统除包括的上述高精度PWM死区控制电路100之外，还可以包括其他组成结构，具体可以参照实际应用场景中所使用的控制系统的结构组成同理理解，本说明书中不再展开一一详述。

上述PWM控制系统，通过应用上述高精度PWM死区控制电路100，在不提升系统时钟频率的情况下，设计了新的控制电路，其中前置选择电路为粗粒度延时电路中上升沿粗粒度延时和下降沿粗粒度延时的信号源，粗粒度延时电路可以系统时钟周期或高频时钟周期为单位分别进行上升沿和下降沿的粗粒度延时，产生精度为一个系统时钟周期或高频时钟周期的延时，然后通过后置选择电路为高精度延时电路选择输入前级的输出信号分别进行上升沿和下降沿的高精度延时，产生更高精度的延时，从而突破电路工作的系统时钟周期的限制达到更高量级的高精度延时，实现对PWM的死区控制精度的大幅提升。相比于传统技术，上述方案可在周期精确、1/n周期精确和高精度3个层次上进行死区精度控制，该电路可在先进集成电路生产工艺的支持下精度可达到ps量级甚至更小，而且电路结构简洁、灵活并层次化明显，易于集成设计。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可做出若干变形和改进，都属于本申请保护范围。因此本申请专利的保护范围应以所附权利要求为准。