一种Camellia算法P函数的硬件电路及优化方法

摘要

本发明公开了一种Camellia算法P函数的硬件电路及优化方法。该硬件电路中，Camellia算法P函数的总输入信号为{x1,x2,x3,……，x64}，总输出信号为{y1,y2,y3,……，y64},硬件电路包括四层电路；第一层电路四个模块的输出信号仅受总输入信号影响；第二层电路四个模块的输出信号同时受总输入信号和第一层电路四个模块的输出信号影响；第三层电路四个模块的输出信号同时受第一层电路和第二层电路共八个模块的输出信号影响；第四层电路四个模块的输出信号同时受第二层电路和第三层电路共八个模块的输出信号影响。本发明中异或门电路数是目前已知最少的，降低了整体密码算法硬件实现的成本及面积。