一种高性能硬件加速和算法验证系统及方法

摘要

本发明公开一种高性能硬件加速和算法验证系统，包括处理器模块、存储模块、高速通信接口模块、外设接口模块、时钟模块、电源管理模块和调试与下载模块；所述存储模块、高速通信接口模块、外设接口模块、时钟模块、系统电源模块、调试与下载模块均与处理器模块连接；处理器模块包括主处理器和协处理器，主处理器实现硬件加速功能并对算法验证，协处理器协助主处理器工作；主处理器为FPGA，协处理器为带有ARM硬核的芯片，主处理器通过LVDS差分信号线和单端MIO与协处理器连接。本发明还公开一种高性能硬件加速和算法验证方法。本发明有效提升了算法验证系统45％左右的运算性能，信号传输的质量，并降低约20％系统的功耗。