半导体装置及降压型多相DC/DC转换器

摘要

本发明涉及一种半导体装置及降压型多相DC/DC转换器。提供一种负载响应性能及效率较高的DC/DC转换器。降压型多相DC/DC转换器具备通过对输入电压进行开关而产生矩形波状的多个开关电压(VLX1、VLX2)的多个输出级电路(180A、180B)，通过将多个开关电压整流及平滑而获得输出电压。基于对应于输出电压的反馈电压与基准电压而产生误差电压(VERR)，另一方面，以反馈电压为基准而产生与多个开关电压连动变动的多个反馈脉动电压(VFBIN1、VFBIN2)，基于这些产生电压而产生包含多个导通时点的导通时点列。通过基于导通时点列依序开关驱动多个输出级电路，而对这些开关驱动设置相位差。

说明书

技术领域

本发明涉及一种半导体装置及降压型多相DC/DC(直流/直流)转换器。

背景技术

作为降压型DC/DC转换器的一种的降压型多相DC/DC转换器中，设置多个对输入电压进行开关的输出级电路，并对多个输出级电路的开关设置相位差，通过对这些输出级电路进行开关驱动而获得一个稳定的输出电压。

[背景技术文献]

[专利文献]

[专利文献1]日本专利特开2015-128345号公报

发明内容

[发明要解决的问题]

作为降压型多相DC/DC转换器的详细构成，提出有各种电路构成，但对于电源的特性(例如负载响应性能或电源效率)尚有改善的余地。

本发明的目的在于提供一种有助于提高特性的半导体装置及降压型多相DC/DC转换器。

[解决问题的技术手段]

本发明的半导体装置为如下构成(第1构成)，即，用于将输入电压降压且基于多个开关电压产生输出电压的降压型多相DC/DC转换器，具备：多个输出级电路，通过对所述输入电压进行开关而使多个开关端子产生所述多个开关电压；误差电压产生部，产生误差电压，所述误差电压对应于与所述输出电压对应的反馈电压成比例的电压和特定基准电压的差量；反馈脉动电压产生部，以所述反馈电压为基准，产生与所述多个开关电压连动变动的多个反馈脉动电压；导通时点列产生部，基于所述误差电压与所述多个反馈脉动电压，产生包含多个导通时点的导通时点列；及开关控制部，通过基于所述导通时点列依序开关驱动所述多个输出级电路，而对所述多个输出级电路的开关驱动赋予相位差。

所述第1构成的半导体装置中，也可为如下构成(第2构成)，即，通过在各输出级电路中在所述输入电压的施加端与对应的开关端子间设置输出晶体管，而在所述多个输出级电路设置多个输出晶体管，所述开关控制部具有设定各输出晶体管的导通时间的导通时间设定部，基于其设定内容与所述导通时点列，开关驱动所述多个输出级电路。

所述第2构成的半导体装置中，也可为如下构成(第3构成)，即，所述导通时点列产生部每当所述误差电压与所述多个反馈脉动电压的平均电压的高低关系从第1关系变化为第2关系时设定为所述导通时点，由此产生所述导通时点列，所述开关控制部反复执行以下动作：在包含在所述导通时点列且连续的多个导通时点，逐个依序导通所述多个输出晶体管。

所述第2或第3构成的半导体装置中，也可为如下构成(第4构成)，即，所述导通时间设定部基于各输出晶体管的导通时间的设定内容与所述导通时点列，产生指定所述多个输出晶体管的导通区间及断开区间的多个驱动控制信号，所述开关控制部具有遵循所述多个驱动控制信号导通/断开所述多个输出晶体管的开关驱动部，所述导通时间设定部使用PLL(Phase Locked Loop：锁相回路)电路，以相当于所述多个输出晶体管的开关频率的所述多个驱动控制信号的频率与特定的基准频率一致或接近的方式，设定各输出晶体管的导通时间。

所述第2～第4构成中任一构成的半导体装置中，也可为如下构成(第5构成)，即，所述开关控制部具有：电流检测部，检测流经所述多个开关端子的多个对象电流；及电流平衡信号产生部，基于所述电流检测部的检测结果，产生与所述多个对象电流的大小关系对应的电流平衡信号；且所述导通时间设定部通过基于所述电流平衡信号调整各输出晶体管的导通时间，而降低所述多个对象电流间的差。

对于所述第5构成的半导体装置，也可为如下构成(第6构成)，即，所述多个对象电流包含第1及第2对象电流，所述多个输出晶体管包含连接在供所述第1对象电流流动的开关端子的第1输出晶体管、及连接在供所述第2对象电流流动的开关端子的第2输出晶体管，所述导通时间设定部在所述第1对象电流大于所述第2对象电流时，基于所述电流平衡信号，减少修正所述第1输出晶体管的导通时间，另一方面，增大修正所述第2输出晶体管的导通时间，在所述第1对象电流小于所述第2对象电流时，基于所述电流平衡信号，增大修正所述第1输出晶体管的导通时间，另一方面，减少修正所述第2输出晶体管的导通时间。

本发明的另一半导体装置为如下构成(第7构成)，即，用于将输入电压降压且基于所述多个开关电压产生输出电压的降压型多相DC/DC转换器，具备：多个输出级电路，通过对所述输入电压进行开关而使多个开关端子产生所述多个开关电压；及开关控制部，在对所述多个输出级电路的开关驱动设有相位差的状态下，开关驱动所述多个输出级电路；且通过在各输出级电路中在所述输入电压的施加端与对应的开关端子之间设置输出晶体管，而在所述多个输出级电路设置多个输出晶体管，所述开关控制部具有：导通时间设定部，设定各输出晶体管的导通时间；电流检测部，检测流经所述多个开关端子的多个对象电流；及电流平衡信号产生部，产生与所述多个对象电流的大小关系对应的电流平衡信号；且所述导通时间设定部通过基于所述电流平衡信号调整各输出晶体管的导通时间，而降低所述多个对象电流间的差。

对于所述第7构成的半导体装置，也可为如下构成(第8构成)，即，所述多个对象电流包含第1及第2对象电流，所述多个输出晶体管包含连接在供所述第1对象电流流动的开关端子的第1输出晶体管、及连接在供所述第2对象电流流动的开关端子的第2输出晶体管，所述导通时间设定部在所述第1对象电流大于所述第2对象电流时，基于所述电流平衡信号，减少修正所述第1输出晶体管的导通时间，另一方面，增大修正所述第2输出晶体管的导通时间，在所述第1对象电流小于所述第2对象电流时，基于所述电流平衡信号，增大修正所述第1输出晶体管的导通时间，另一方面，减少修正所述第2输出晶体管的导通时间。

本发明的降压型多相DC/DC转换器为如下构成(第9构成)，即，具备：所述第1至第8构成中任一构成的半导体装置；多个线圈，设置在被施加所述输出电压的输出端子与所述多个开关端子之间；及输出电容器，设置在所述输出端子与接地之间；通过利用所述多个线圈及所述输出电容器将所述多个开关电压整流及平滑，而在所述输出端子产生所述输出电压。

[发明效果]

根据本发明，可提供一种有助于提高特性的半导体装置及降压型多相DC/DC转换器。

附图说明

图1是本发明的第1实施方式的DC/DC转换器的整体构成图。

图2是图1的DC/DC转换器相关的若干电流、电压及信号的波形图。

图3(a)、(b)是表示图1的脉波产生部的构成例的图。

图4是用来说明图1的PLL电路的功能的图。

图5是用来说明图1的PLL电路的功能的图。

图6是本发明的第1实施方式中，未取得电流平衡的状态下的若干电流、电压及信号的波形图。

图7是用来说明图1的电流平衡信号产生部的功能的图。

图8是本发明的第2实施方式的DC/DC转换器的整体构成图。

图9是本发明的第3实施方式的半导体装置的外观立体图。

图10是本发明的第5实施方式的降压型3相DC/DC转换器的概略部分构成图。

图11是图10的降压型3相DC/DC转换器的若干信号的波形图。

图12是本发明的一态样的半导体装置的框图。

图13是参考构成中，采用多相驱动方式的降压型DC/DC转换器的构成图。

具体实施方式

以下，参照附图具体说明本发明的实施方式的例子。参照的各图中，对相同部分标注相同符号，原则上省略相同部分相关的重复说明。另外，本说明书中，在简化记述上，有时通过标注参照信息、信号、物理量、元件或部位等的记号或符号，而省略或略记与所述记号或符号对应的信息、信号、物理量、元件或部位等的名称。例如，后述的“210”参照的电流平衡信号产生部(参照图1)有时记作电流平衡信号产生部210，有时简记作产生部210，但这些是指全部相同的部分。

首先，对本发明的实施方式的记述中所使用的若干用语设定说明。所谓接地，是指具有基准即0V(零伏特)电位的基准导电部或指0V电位本身。基准导电部以金属等导体形成。0V电位有时也被称为接地电位。本发明的实施方式中，未特别设定基准而表示的电压表示从接地来看的电位。

电平是指电位的水平，对于任意着眼的信号或电压，高电平具有高于低电平的电位。对于任意着眼的信号或电压，信号或电压处于高电平意指信号或电压的电平处于高电平，信号或电压处于低电平意指信号或电压的电平处于低电平。关于信号的电平有时表现为信号电平，关于电压的电平有时表现为电压电平。对于任意着眼的信号，所述信号为高电平时，所述信号的反转信号采取低电平，所述信号为低电平时，所述信号的反转信号采取高电平。

任意着眼的信号或电压中，将从低电平向高电平的切换称为上升沿，将从低电平向高电平的切换时点称为上升沿时点。同样地，任意着眼的信号或电压中，将从高电平向低电平的切换称为下降沿，将从高电平向低电平的切换时点称为下降沿时点。

对于构成为包含MOSFET的FET(场效应晶体管)的任意晶体管，导通状态是指所述晶体管的漏极及源极间导通的状态，断开状态是指所述晶体管的漏极及源极间成为非导通的状态(切断状态)。对于未分类为FET的晶体管也同样。MOSFET只要无特别记述，便解释为增强型MOSFET。MOSFET是“metal-oxide-semiconductor(金属-氧化物-半导体场效晶体管)”的简称。

以下，对于任意晶体管，也有将导通状态、断开状态仅表现为导通、断开的情况。对于任意晶体管，将从断开状态向导通状态的切换表现为接通(turn on)，将从导通状态向断开状态的切换表现为切断(turn off)。将接通发生的时点称为接通时点，将切断发生的时点称为切断时点。对于任意晶体管，有时将晶体管变为导通状态的区间称为导通区间，将晶体管变为断开状态的区间称为断开区间。

对于采取高电平或低电平的信号电平的任意信号，将所述信号的电平变为高电平的区间称为高电平区间，将所述信号的电平变为低电平的区间称为低电平区间。对于采取高电平或低电平的电压电平的任意电压也同样。

<<导入说明>>

降压型DC/DC转换器中，在包含输出晶体管及同步整流晶体管的串联电路的输出级电路上，对输入电压进行开关，利用线圈及电容器将开关所得的矩形电压整流及平滑，由此获得输出电压。这种降压型DC/DC转换器中，大多要求高负载响应性能及小型化，根据用途不同而要求程度非常大。

作为适于高负载响应性能的控制方式，已知有恒定导通时间控制方式。恒定导通时间控制方式是在开关驱动输出晶体管时，将输出晶体管的导通时间设为固定，调整输出晶体管的断开时间，由此使输出电压稳定。

另一方面，需要在线圈流动大电流的用途中，为1个线圈时，由于额定及发热等关系，需要增大线圈的尺寸。当线圈的尺寸变大时，降压型DC/DC转换器的尺寸及组入有降压型DC/DC转换器的装置的尺寸也会随之变大(也就是说，难以小型化)。作为有助于小型化的驱动方式，有多相驱动方式。

采用多相驱动方式的降压型DC/DC转换器中，如图13所示，准备多个通道量的包含输出晶体管911的输出级电路910，多个输出级电路910在相位偏移的状态下被开关驱动。图13的构成中，由于设有2相量的输出级电路910，所以设置180°的相位差，开关驱动2个输出级电路910，在第1及第2线圈920间的连接节点产生输出电压Vo。由于输出电流(负载电流)分担在2个线圈920流动，所以降低流动在每一线圈的电流大小。因此，可缩小线圈的尺寸。此外，对于降低输出涟波也较为有效。

但，图13的构成中，采用所谓电流模式控制方式，与恒定导通时间控制方式相比，负载响应性能较低。因此，在以往要求高负载响应性能的用途中，一般选择采用恒定导通时间控制方式的降压型DC/DC转换器。另外，如图13的构成，有时将以固定时钟对输出晶体管(图13中为晶体管911)进行开关的控制称为线性控制，将以恒定导通时间控制方式对输出晶体管进行开关的控制称为非线性控制。

假设可组合恒定导通时间控制方式或与其类似的方式与多相驱动方式，那么可同时实现高负载响应性能与小型化，极其有益。

但，在设置多个使用恒定导通时间控制方式的DC/DC转换器，并将它们简单地并联驱动的简单并联构成中，无法获得良好特性。简单并联构成中，各DC/DC转换器根据输出电压独立导通/断开自身的输出晶体管，所以假设多个输出晶体管同时导通的行为(也就是说，未实现多相驱动)。实现多相驱动需要确保适合输出级电路的开关驱动的相位差的技术(以下，为方便起见，称为相位差确保技术)。

此外，进行多相驱动时，如果流动在多个线圈的电流大小不均(例如，图13构成中流动在2个线圈920的电流中一个较大另一个较小的状态)，那么DC/DC转换器的效率会降低。因此，也期望流动在多个线圈的电流大小均一的技术(以下，称为电流平衡技术)。

<<第1实施方式>>

说明本发明的第1实施方式。图1表示本发明的第1实施方式的DC/DC转换器10的整体构成。DC/DC转换器10是同时实现所述相位差确保技术及电流平衡技术的降压型多相DC/DC转换器，通过将输入电压V

输入电压V

DC/DC转换器10具备误差电压产生部110、脉波产生部120A及120B、PWM(PulseWidth Modulation：脉冲宽度调变)比较器130、相位控制逻辑140、TON设定部150A及150B、PLL电路160、输出级驱动部170A及170B、输出级电路180A及180B、电流传感器190A及190B、保护电路200A及200B、电流平衡信号输出部210、线圈L1及L2、及输出电容器C

DC/DC转换器10具备2相量的输出级电路180A及180B，通过以180°的相位差(或接近180°的相位差)开关驱动输出级电路180A及180B，以实现多相驱动。将2相量的多相驱动中的一相称为第1相，将另一相称为第2相。块150A、170A、180A、190A及200A为第1相的TON设定部、输出级驱动部、输出级电路、电流传感器及保护电路，块150B、170B、180B、190B及200B为第2相的TON设定部、输出级驱动部、输出级电路、电流传感器及保护电路。

简单说明DC/DC转换器10的特征性动作。DC/DC转换器10中，为确保180°的相位差(或接近180°的相位差)，通过PWM比较器130产生表示导通时点列的信号COMP，对信号COMP1及COMP2交替分配导通时点列的多个导通时点，由此产生表示第1相输出晶体管(181A)的导通时点的信号COMP1、及表示第2相输出晶体管(181B)的导通时点的信号COMP2(参照图2)。

并且，使用PLL电路160，以输出级电路180A及180B的各开关频率与特定的基准频率f

详细说明DC/DC转换器10的各部分的构成及动作。图2是DC/DC转换器10相关的若干电流、电压及信号的波形图，以下说明中适当参照该图。

首先，说明输出级电路180A及180B及其周边电路。输出级电路180A是包含晶体管181A及182A的半桥式电路。晶体管181A及182A以N通道型MOSFET构成。晶体管181A的漏极连接在输入端子251A，晶体管182A的源极连接在接地端子253A。晶体管181A的源极及晶体管182A的漏极共通连接在开关端子252A。开关端子252A连接在线圈L1的一端，线圈L1的另一端连接在输出端子254。输出级电路180B是包含晶体管181B及182B的半桥式电路。晶体管181B及182B以N通道型MOSFET构成。晶体管181B的漏极连接在输入端子251B，晶体管182B的源极连接在接地端子253B。晶体管181B的源极及晶体管182B的漏极共通连接在开关端子252B。开关端子252B连接在线圈L2的一端，线圈L2的另一端连接在输出端子254。输入端子251A及251B连接在输入电压V

对输出电容器C

第1相中，晶体管181A作为输出晶体管发挥功能，晶体管182A作为同步整流晶体管发挥功能。因此，有时将晶体管181A、182A分别称为输出晶体管181A、同步整流晶体管182A。此外，将施加在开关端子252A的电压称为开关电压V

输出级电路180A的状态为输出高电平状态、输出低电平状态及Hi-Z状态中的任一种。在输出级电路180A的输出高状态下，晶体管181A为导通状态且晶体管182A为断开状态，实质与输入电压V

通过在输出级电路180A中将晶体管181A及182A交替导通及断开，而对输入电压V

第2相中，晶体管181B作为输出晶体管发挥功能，晶体管182B作为同步整流晶体管发挥功能。因此，有时将晶体管181B、182B分别称为输出晶体管181B、同步整流晶体管182B。此外，将施加在开关端子252B的电压称为开关电压V

输出级电路180B的状态为输出高电平状态、输出低电平状态及Hi-Z状态中的任一种。在输出级电路180B的输出高电平状态下，晶体管181B为导通状态且晶体管182B为断开状态，实质与输入电压V

通过在输出级电路180B中将晶体管181B及182B交替导通及断开，而对输入电压V

由线圈L1、线圈L2及输出电容器C

对包含输出级电路180A及180B的前级电路的其它电路的构成及动作进行说明。误差电压产生部110具备误差放大器111、作为分压电阻的电阻112及113、作为反馈电阻的电阻114、节点115。节点115相当于反馈输入端子，对节点115施加反馈电压V

脉波产生部120A具备电阻121A及122A、电容器123A、以及节点124A及125A，且具备涟波注入部126A。节点124A连接在节点115，所以也对节点124A施加反馈电压V

利用电阻121A及122A的功能，在节点125A产生反馈电压V

脉波产生部120B具备电阻121B及122B、电容器123B、以及节点124B及125B，且具备涟波注入部126B。节点124B连接在节点115，所以也对节点124B施加反馈电压V

利用电阻121B及122B的功能，在节点125B产生反馈电压V

另外，脉波产生部120A的电阻121A及122A所产生的反馈电压V

PWM比较器130具有第1及第2非反转输入端子、反转输入端子及输出端子。PWM比较器130中，对第1、第2非反转输入端子分别输入反馈脉动电压V

以记号“V

信号COMP的各上升沿时点表示输出晶体管181A及181B的其中任一个晶体管的导通时点。也就是说，信号COMP的各上升沿时点表示输出晶体管181A应接通的时点(也就是应将输出级电路180A的状态切换为输出高电平状态的时点)，或输出晶体管181B应接通的时点(也就是应将输出级电路180B的状态切换为输出高电平状态的时点)。由于每次从“V

相位控制逻辑140从信号COMP产生信号COMP1及COMP2并输出。更具体来说，相位控制逻辑140通过将表示信号COMP所含的多个导通时点的多个脉冲交替分配在信号COMP1及COMP2，而产生信号COMP2及COMP2。如果更明确说明，那么执行如下的动作。也就是说，相位控制逻辑140将信号COMP1及COMP2的电平原则上保持为低电平，信号COMP产生第奇数次上升沿时，与信号COMP的上升沿同步，信号COMP1也产生上升沿，以特定的微小时间将信号COMP1设为高电平后返回至低电平。信号COMP产生第偶数次上升沿时，与信号COMP的上升沿同步，信号COMP2也产生上升沿，以特定的微小时间将信号COMP2设为高电平后返回至低电平。

TON设定部150A基于信号COMP1，产生指定输出级电路180A的状态的驱动控制信号DRV1。TON设定部150A具有设定导通时间T

驱动控制信号DRV1是采取低电平或高电平的信号电平的二值化信号，通过驱动控制信号DRV1指定输出晶体管181A的导通区间及断开区间。此处，驱动控制信号DRV1的高电平区间与输出晶体管181A的导通区间(输出级电路180A应设为输出高电平状态的期间)建立对应，驱动控制信号DRV1的低电平区间与输出晶体管181A的断开区间(输出级电路180A应设为输出低电平状态的期间)建立对应。信号COMP1的上升沿时点相当于输出晶体管181A的接通时点，由于从输出晶体管181A接通起经过导通时间T

TON设定部150B基于信号COMP2，产生指定输出级电路180B的状态的驱动控制信号DRV2。TON设定部150B具有设定导通时间T

驱动控制信号DRV2是采取低电平或高电平的信号电平的二值化信号，根据驱动控制信号DRV2指定输出晶体管181B的导通区间及断开区间。此处，驱动控制信号DRV2的高电平区间与输出晶体管181B的导通区间(输出级电路180B应设为输出高电平状态的期间)建立对应，驱动控制信号DRV2的低电平区间与输出晶体管181B的断开区间(输出级电路180B应设为输出低电平状态的期间)建立对应。信号COMP2的上升沿时点相当于输出晶体管181B的接通时点，由于从输出晶体管181B接通其经过导通时间T

PLL电路160为相位同步电路。对PLL电路160输入具有特定基准频率f

输出级驱动部170A基于驱动控制信号DRV1进行输出级电路180A的开关驱动。输出级电路180A的开关驱动包含将输出级电路180A的状态在输出低电平状态及输出高电平状态间交替切换的动作。也就是说，输出级驱动部170A连接在晶体管181A及182A的各栅极、开关端子252A及接地，以在驱动控制信号DRV1的低电平区间输出级电路180A成为输出低电平状态的方式，且在驱动控制信号DRV1的高电平区间输出级电路180A成为输出高电平状态的方式，控制晶体管181A及182A的各栅极电压(详细来说为栅极-源极间电压)(其中，假设不执行保护电路200A的保护动作)。另外，通过未图示的自举电路，从输入电压V

输出级驱动部170B基于驱动控制信号DRV2进行输出级电路180B的开关驱动。输出级电路180B的开关驱动包含将输出级电路180B的状态在输出低电平状态及输出高电平状态间交替切换的动作。也就是说，输出级驱动部170B连接在晶体管181B及182B的各栅极、开关端子252B及接地，以在驱动控制信号DRV2的低电平区间输出级电路180B成为输出低电平状态的方式，且在驱动控制信号DRV2的高电平区间输出级电路180B成为输出高电平状态的方式，控制晶体管181B及182B的各栅极电压(详细来说为栅极-源极间电压)(其中，假设不执行保护电路200B的保护动作)。另外，通过未图示的自举电路，从输入电压V

电流传感器190A检测第1对象电流(详细来说，检测第1对象电流的电流值)。第1对象电流是流经开关端子252A的电流。电流传感器190A也可通过检测流动在输出晶体管181A的源极及漏极间的电流或流动在同步整流晶体管182A的源极及漏极间的电流，而检测第1对象电流。如果忽视晶体管181A及182A同时导通这样的短路异常，那么流经开关端子252A的电流会经过线圈L1，所以第1对象电流也就是线圈电流I

电流传感器190B检测第2对象电流(详细来说，检测第2对象电流的电流值)。第2对象电流是流经开关端子252B的电流。电流传感器190B也可通过检测流动在输出晶体管181B的源极及漏极间的电流或流动在同步整流晶体管182B的源极及漏极间的电流，而检测第2对象电流。如果忽视晶体管181B及182B同时导通这样的短路异常，那么流经开关端子252B的电流会经过线圈L2，所以第2对象电流也就是线圈电流I

电流平衡信号产生部210通过将电流传感器190A及190B的检测结果进行比较，产生用来视需要调整(修正)导通时间T

图3(a)表示包含涟波注入部126A的一构成例的脉波产生部120A的电路构成，图3(b)表示包含涟波注入部126B的一构成例的脉波产生部120B的电路构成。

图3(a)的涟波注入部126A包含缓冲电路126A_1、电阻126A_2、电容器126A_3及126A_4。对缓冲电路126A_1的输入端子输入驱动控制信号DRV1。因此，在驱动控制信号DRV1的高电平区间，缓冲电路126A_1的输出信号也成为高电平，在驱动控制信号DRV1的低电平区间，缓冲电路126A_1的输出信号也成为低电平。但，由于缓冲电路126A_1是将与输入电压V

在驱动控制信号DRV1的高电平区间、低电平区间，开关电压V

另外，图3(a)的构成只不过为一例，只要获得与所述相同特性的反馈脉动电压V

图3(b)的涟波注入部126B包含缓冲电路126B_1、电阻126B_2、电容器126B_3及126B_4。对缓冲电路126B_1的输入端子输入驱动控制信号DRV2。因此，在驱动控制信号DRV2的高电平区间，缓冲电路126B_1的输出信号也成为高电平，在驱动控制信号DRV2的低电平区间，缓冲电路126B_1的输出信号也成为低电平。但，由于缓冲电路126B_1是将与输入电压V

在驱动控制信号DRV2的高电平区间、低电平区间，开关电压V

另外，图3(b)的构成只不过为一例，只要获得与所述相同特性的反馈脉动电压V

如上所述，DC/DC转换器10中，通过从误差电压产生部110至产生输出电压V

对驱动控制信号DRV1及DRV2的产生动作添加说明。首先，为方便起见，忽视电流平衡信号S

参照图4，驱动控制信号DRV1的相位相对于基准时钟信号CLK提前的状态，相当于驱动控制信号DRV1及DRV2的频率高于基准频率f

参照图5，驱动控制信号DRV1的相位相对于基准时钟信号CLK延迟的状态，相当于驱动控制信号DRV1及DRV2的频率低于基准频率f

通过由PLL电路160进行所述控制，驱动控制信号DRV1及DRV2的频率(也就是开关频率f

接着，针对电流平衡信号产生部210的功能进行说明。反馈脉动电压V

为达成“I

对电流平衡信号产生部210，输入由电流传感器190A获得的第1对象电流的检测结果及由电流传感器190B获得的第2对象电流的检测结果。目前，无晶体管181A及182A同时导通这样的短路异常。于是，由电流传感器190A检测的第1对象电流是流经开关端子252A的线圈电流I

电流平衡信号产生部210基于从电流传感器190A提供的第1对象电流(线圈电流I

对使用第1及第2对象电流的平均值作为第1及第2对象电流的评估值时的动作例进行说明。

电流传感器190A在输出级电路180A为输出低电平状态的区间(以下，称为第1低电平区间)，检测流动在同步整流晶体管182A的漏极-源极间的电流作为第1对象电流，将表示其检测结果的第1线圈电流信息输出到产生部210。根据第1线圈电流信息，特定出输出级电路180A的各开关周期的第1低电平区间中的第1对象电流的平均值。第1对象电流的平均值表示第1低电平区间中的线圈电流I

电流传感器190B在输出级电路180B为输出低电平状态的区间(以下，称为第2低电平区间)，检测流动在同步整流晶体管182B的漏极-源极间的电流作为第2对象电流，将表示其检测结果的第2线圈电流信息输出到产生部210。根据第2线圈电流信息，特定出输出级电路180B的各开关周期的第2低电平区间中的第2对象电流的平均值。第2对象电流的平均值表示第2低电平区间中的线圈电流I

电流平衡信号产生部210将平均值I

电流平衡信号产生部210在第1评估值大于第2评估值的第1不平衡状况下，产生指示减少修正导通时间T

在第1不平衡状况下，TON设定部150A遵循电流平衡信号S

在第1不平衡状况下，TON设定部150B遵循电流平衡信号S

电流平衡信号产生部210在第1评估值小于第2评估值的第2不平衡状况下，产生指示增大修正导通时间T

在第2不平衡状况下，TON设定部150A遵循电流平衡信号S

在第2不平衡状况下，TON设定部150B遵循电流平衡信号S

如上所述，检测出对应于线圈电流I

另外，电流传感器190A也可在输出级电路180A为输出高电平状态的区间(以下，称为第1高电平区间)，检测流动在输出晶体管181A的漏极-源极间的电流作为第1对象电流，将表示其检测结果的第1线圈电流信息输出到产生部210。并且，电流传感器190B也可在输出级电路180B为输出高电平状态的区间(以下，称为第2高电平区间)，检测流动在输出晶体管181B的漏极-源极间的电流作为第2对象电流，将表示其检测结果的第2线圈电流信息输出到产生部210。所述情况下，根据第1线圈电流信息特定出输出级电路180A的各开关周期的第1高电平区间中的第1对象电流的平均值，根据第2线圈电流信息特定出输出级电路180B的各开关周期的第2高电平区间中的第2对象电流的平均值。并且，产生部210中，可将第1高电平区间中的第1对象电流的平均值设为第1评估值，且将第2高电平区间中的第2对象电流的平均值设为第2评估值。

如上所述，也可使用各对象电流的极大值或极小值而非各对象电流的平均值作为评估值。也就是说，电流平衡信号产生部210中，也可使用各开关周期的第1及第2对象电流的极大值作为第1及第2评估值，将这些值进行比较，或也可使用各开关周期的第1及第2对象电流的极小值作为第1及第2评估值，将这些值进行比较。

为方便说明，分开说明PLL电路160的功能与电流平衡信号产生部210的功能，但DC/DC转换器10中，实际上除包含误差电压产生部110的所述基本反馈回路外，还形成包含PLL电路160以及TON设定部150A及150B的PLL反馈回路、和包含电流平衡信号产生部210以及TON设定部150A及150B的电流平衡反馈回路，通过使这些反馈回路并列发挥功能，而同时执行用来使输出电压V

以某稳定状态为起点使负载LD的大小(即负载电流I

DC/DC转换器10启动时，输出电压V

DC/DC转换器10可以多个动作模式的任一个模式进行动作，也可在多个动作模式中包含PFM(Pulse Frequency Modulation：脉冲频率调变)模式及PWM模式。在PWM模式下，执行本实施方式中叙述之动作，使用脉冲宽度调变来开关驱动输出级电路180A及180B。相对于此，在PFM模式下，使用脉冲频率调变来开关驱动输出级电路180A及180B。虽省略PFM模式下的动作的详细说明，但在DC/DC转换器10的动作模式从PFM模式刚切换为PWM模式后，仍将信号COMP中的脉冲交替分配到信号COMP1及COMP2，通过所述方法来确保第1及第2相的开关相位差。

根据本实施方式的DC/DC转换器10，可确保输出级180A及180B的开关驱动具有180°的相位差，且进行与恒定导通时间控制方式类似的导通时间控制，可实现高负载响应性能。此外，通过进行使线圈电流I

另外，此处，作为设定、调整及修正的对象，着眼于导通时间T

<<第2实施方式>>

对本发明的第2实施方式进行说明。第2实施方式及后述的第3～第6实施方式是基于第1实施方式的实施方式，对于第2～第6实施方式中未特别叙述的事项，只要无矛盾，也可将第1实施方式的记载适用于第2～第6实施方式。解释第2实施方式的记载时，对于第1及第2实施方式间矛盾的事项，也可使第2实施方式的记载优先(后述的第3～第6实施方式中也同样)。只要无矛盾，也可组合第1～第6实施方式中的任意多个实施方式。

可挪用图1的DC/DC转换器10的构成的一部分，形成具有多个通道的降压型单相DC/DC转换器。图8是第2实施方式的DC/DC转换器20的整体构成图。DC/DC转换器20是具有2通道的降压型单相DC/DC转换器。2通道包含第1通道与第2通道。DC/DC转换器20通过在第1通道中将输入电压V

输入电压V

DC/DC转换器20具备第1通道DC/DC转换器与第2通道DC/DC转换器。

针对第1通道DC/DC转换器进行说明。第1通道DC/DC转换器具备误差电压产生部110A、脉波产生部120A、PWM比较器130A、TON设定部150A、PLL电路160A、输出级驱动部170A、输出级电路180A、电流传感器190A、保护电路200A、线圈L1、输出电容器C

输出级电路180A的构成如第1实施方式所述。但，DC/DC转换器20中，输入端子251A连接在输入电压V

通过在输出级电路180A中交替导通及断开晶体管181A及182A，而对输入电压V

图8的误差电压产生部110A具有与图1的误差电压产生部110相同的构成。图1的误差电压产生部110的误差放大器111、电阻112、113、114、节点115在图8的误差电压产生部110A中分别被称为误差放大器111A、电阻112A、113A、114A、节点115A。节点115A相当于反馈输入端子，对节点115A施加反馈电压V

图8的脉波产生部120A与图1的脉波产生部120A相同，在节点125A产生反馈脉动电压V

PWM比较器130A通过将误差电压V

TON设定部150A基于从PWM比较器130A供给的信号COMP1，产生指定输出级电路180A的状态的驱动控制信号DRV1。图8的DC/DC转换器20中，使用PLL电路160A作为PLL电路160(参照图1)，且不论电流平衡信号S

图8的PLL电路160A与图1的PLL电路160相同，将对应于基准时钟信号CLK与驱动控制信号DRV1之间的相位差(也就是基准时钟信号CLK的相位与驱动控制信号DRV1的相位的差)的信号S

针对第2通道DC/DC转换器进行说明。第2通道DC/DC转换器具备误差电压产生部110B、脉波产生部120B、PWM比较器130B、TON设定部150B、PLL电路160B、输出级驱动部170B、输出级电路180B、电流传感器190B、保护电路200B、线圈L2、输出电容器C

图8的DC/DC转换器20中，第2通道DC/DC转换器的构成及动作与第1通道DC/DC转换器的构成及动作相同，上文中针对第1通道DC/DC转换器叙述的事项也适用于第2通道DC/DC转换器。但，所述适用时，按与第1通道的DC/DC转换器的关系记述的符号或记号110A～115A、120A～126A、126A1_126A_4、130A、150A、160A、170A、180A～182A、190A、200A、251A～254A、L1、C

DC/DC转换器20所含的第1通道DC/DC转换器中，通过从误差电压产生部110A至产生输出电压V

与其独立，DC/DC转换器20所含的第2通道DC/DC转换器中，通过从误差电压产生部110B至产生输出电压V

另外，虽由图8未明确，但输出端子254A及254B也可互相连接。

<<第3实施方式>>

对本发明的第3实施方式进行说明。也可利用半导体衬底上的半导体集成电路形成图1的DC/DC转换器10的一部分或全部及图8的DC/DC转换器20的一部分或全部，通过将所述半导体集成电路封入以树脂构成的壳体(封装)内而构成半导体装置。图9是第3实施方式的半导体装置500的外观立体图。

半导体装置500具备所述半导体集成电路与收容半导体集成电路的壳体作为主要构成零件，多个外部端子以从壳体露出设置的方式设置在所述壳体。另外，图9中，举半导体装置500具有被称为QFN(Dual Flatpack No-leaded：无铅双扁平封装)的壳体(封装)的外壳为例，但半导体装置500的壳体的种类为任意，此外，半导体装置500的外部端子的数量也为任意。

构成图1的DC/DC转换器10的块内，符号110、120A、120B、130、140、150A、150B、160、170A、170B、180A、180B、190A、190B、200A、200B及210参照的各块由半导体装置500的半导体集成电路形成，实现图1的DC/DC转换器10的情况下，对半导体装置500外附连接线圈L1及L2以及输出电容器C

构成图8的DC/DC转换器20的块内，符号110A、110B、120A、120B、130A、130B、150A、150B、160A、160B、170A、170B、180A、180B、190A、190B、200A及200B参照的各块由半导体装置500的半导体集成电路形成，实现图8的DC/DC转换器20的情况下，对半导体装置500外附连接线圈L1及L2以及输出电容器C

也就是说，在半导体装置500的半导体集体电路，设有也可构成DC/DC转换器10及20的任一个的电路，也可以同一半导体核心(形成半导体集成电路的晶片)构成DC/DC转换器10及20的任一个。构成图1的DC/DC转换器10的情况下，不使图8的误差电压产生部110B、PWM比较器130B及PLL电路160B发挥功能(虽设置在半导体集成电路，但有意使它们不动作)，只要实现图1所示的各电路的连接状态而构成DC/DC转换器10即可。另一方面，构成图8的DC/DC转换器20的情况下，不使图1的相位控制逻辑140及电流平衡信号产生部210发挥功能(虽设置在半导体集成电路，但有意使它们不动作)，只要实现图8所示的各电路的连接状态而构成DC/DC转换器20即可。

半导体装置500的制造阶段中，也可分别构成(制造)用来构成DC/DC转换器10的专用半导体装置500(以下，称为多相专用半导体装置500)、及用来构成DC/DC转换器20的专用半导体装置500(以下，称为单相专用半导体装置500)。

设置在多相专用半导体装置500的多个外部端子包含图1的输入端子251A及251B、开关端子252A及252B、以及接地端子253A及253B，进而包含反馈输入端子。多相专用半导体装置500中，反馈输入端子作为应接收反馈电压V

设置在单相专用半导体装置500的多个外部端子包含图8的输入端子251A及251B、开关端子252A及252B、以及接地端子253A及253B，进而包含反馈输入端子。单相专用半导体装置500中，设有第1及第2反馈输入端子作为反馈输入端子，第1反馈输入端子作为应接收反馈电压V

也可构成(制造)多相/单相切换型半导体装置500。多相/单相切换型半导体装置500基于从半导体装置500的外部供给的设定信号(例如，基于施加在某外部端子的电压的电平)，以多相模式或单相模式选择性动作。可在多相/单相切换型半导体装置500内，使用未图示的多工器或开关切换功能，选择性形成图1的电路构成及图8的电路构成的任一个。基于所述设定信号，在多相模式下在半导体装置500内形成图1的电路构成，另一方面，在单相模式下在半导体装置500内形成图8的电路构成即可。

多相/单相切换型半导体装置500包含图8的输入端子251A及251B、开关端子252A及252B、以及接地端子253A及253B，进而包含第1及第2反馈输入端子。

使用多相/单相切换型半导体装置500构成图1的DC/DC转换器10的情况下，使所述半导体装置500以多相模式动作，且对第1反馈输入端子赋予反馈电压V

使用多相/单相切换型半导体装置500构成图8的DC/DC转换器20的情况下，使所述半导体装置500以单相模式动作，且对第1及第2反馈输入端子分别赋予反馈电压V

另外，使用多相/单相切换型半导体装置500的DC/DC转换器10或20启动后，动作模式也可在多相及单相间切换。所述情况下，即使存在从单相模式向多相模式的切换，也能通过第1实施方式中所述的方法来确保第1及第2相的开关相位差。

此外，半导体装置500中，可将电阻112及113或电阻112A及113A以设置在半导体装置500的外部的方式外附连接于半导体装置500，也可将输出级电路180A及180B以设置在半导体装置500的外部的方式外附连接于半导体装置500。

<<第4实施方式>>

对本发明的第4实施方式进行说明。可使用DC/DC转换器10作为对于任意电子机器的电源装置。DC/DC转换器10例如尤其适合于因负载变动较大而要求高负载响应性能且强烈要求小型化的用途。本实施方式所述的DC/DC转换器10也可为使用半导体装置500构成的DC/DC转换器10。

作为一例，可使用DC/DC转换器10作为对于SSD(Solid State Drive：固态硬盘)的电源装置。SSD是具有半导体存储器作为记录媒体的记录装置，作为主要构成零件，具备半导体存储器、及控制对半导体存储器读写数据的存储器控制器。存储器控制器的消耗电力会发生各种变动。也就是说，将存储器控制器作为电源装置的负载(相当于图1的负载LD)时，负载变动较大。通过使用DC/DC转换器10的输出电压V

此外，通过采用多相驱动方式，可使用小型线圈作为线圈L1及L2(参照图1)，所以可减小SSD整体的尺寸。为了使SSD小型化，要求使用低背零件(高度较低的零件)。低背线圈的DCR(直流电阻)易变大。当仅使用1个低背线圈进行单相驱动而在所述一个线圈流动大电流(存储器控制器需要的大电流：例如12A)时，发热变大，电源效率明显降低。如果如DC/DC转换器10那样，采用多相驱动方式，那么由多个线圈分担负载电流，所以可无问题地使用低背零件。

使用SSD作为数据传感器等中的服务器装置的记录装置的情况下，从始终动作(24小时动作)的观点来说电源效率极其重要，但可通过导入所述电流平衡技术而实现高电源效率。当然，也可对搭载于个人计算机等的SSD使用DC/DC转换器10。

<<第5实施方式>>

对本发明的第5实施方式进行说明。第1实施方式中，作为降压型多相DC/DC转换器的例子，说明了具备2相量的电路的DC/DC转换器10，但也可构成具备n相量的电路的降压型多相DC/DC转换器。此处，n为2以上的任意整数。

考虑n＝3的情况，对具备3相量的电路的降压型多相DC/DC转换器即降压型3相DC/DC转换器进行说明。图10概略性表示降压型3相DC/DC转换器的一部分构成。降压型3相DC/DC转换器具备图1所示的DC/DC转换器10的各构成零件，且具备脉波产生部120C、TON设定部150C、输出级驱动部170C、输出级电路180C、电流传感器190C、保护电路200C及线圈L3作为第3相中的脉波产生部、TON设定部、输出级驱动部、输出级电路、电流传感器、保护电路及线圈(其中，电流传感器190C及保护电路200C未图示)。第3相的各电路的构成及动作与第1相或第2相的各电路的构成及动作相同，以下，一边顺带说明第3相的各电路的构成及动作，一边对降压型3相DC/DC转换器的构成及动作进行说明。

输出级电路180C具有与输出级电路180A相同的构成，具备与输出晶体管181A及同步整流晶体管182A对应的输出晶体管181C及同步整流晶体管182C。输出级电路180C通过对输入电压V

脉波产生部120C具有与脉波产生部120A相同的构成，基于反馈电压V

降压型3相DC/DC转换器中，PWM比较器130使用反馈脉动电压V

降压型3相DC/DC转换器中，相位控制逻辑140如图11所示，通过将表示信号COMP所含的多个导通时点的多个脉冲逐个依序且循环分配在信号COMP1、COMP2及COMP3，而产生信号COMP1～COMP3。如果更明确说明，那么执行如下的动作。也就是说，降压型3相DC/DC转换器中，相位控制逻辑140将信号COMP1～COMP3的电平原则上保持低电平，在信号COMP产生第(3xi+1)次上升沿时，与信号COMP的上升沿同步，信号COMP1也产生上升沿，以特定的微小时间将信号COMP1设为高电平后返回至低电平，在信号COMP产生第(3xi+2)次上升沿时，与信号COMP的上升沿同步，信号COMP2也产生上升沿，以特定的微小时间将信号COMP1设为高电平后返回至低电平，在信号COMP产生第(3xi)次上升沿时，与信号COMP的上升沿同步，信号COMP3也产生上升沿，以特定的微小时间将信号COMP3设为高电平后返回至低电平(此处，i为整数)。

TON设定部150A、150B及150C分别基于信号COMP1、COMP2及COMP3，产生驱动控制信号DRV1、DRV2及DRV3。基于信号COMP3的驱动控制信号DRV3的产生方法与基于信号COMP1的驱动控制信号DRV1的产生方法相同。

PLL电路160的动作如上所述。但，图10的降压型3相DC/DC转换器中，PLL电路160的输出信号S

输出级驱动部170A、170B及170C基于驱动控制信号DRV1、DRV2及DRV3，进行输出级电路180A、180B及180C的开关驱动。与输出级驱动部170A及170B同样，输出级驱动部170C在驱动控制信号DRV3的高电平区间将输出级电路180C设为输出高电平状态，在驱动控制信号DRV3的低电平区间将输出级电路180C设为输出低电平状态。

由此，由于“360°/n＝360°/3＝120°”，因此以120°的相位差(或接近120°的相位差)对输出级电路180A～180C进行开关驱动，利用与恒定导通时间控制方式类似的控制方式，且实现理想的3相驱动。

电流平衡信号产生部210基于由电流传感器190A、190B及190C检测出的第1、第2及第3对象电流，产生电流平衡信号S

<<第6实施方式>>

对本发明的第6实施方式进行说明。第6实施方式中，对可适用于第1～第5实施方式的变化技术或应用技术进行说明。

所述各实施方式所示的DC/DC转换器(例如，图1的DC/DC转换器10)中，对输出级电路采用同步整流方式，但也可采用二极管整流方式。也就是说，也可将各同步整流晶体管置换成整流二极管。进行所述置换时，当然在各输出级电路受导通/断开控制的晶体管仅为输出晶体管。

虽说明了应用相位差确保技术与电流平衡技术这两个技术的DC/DC转换器，但本发明的降压型多相DC/DC转换器中，可仅安装相位差确保技术，也可仅安装电流平衡技术。

关于任意信号或电压，可以无损所述主旨的形态，使这些高电平与低电平的关系与所述关系相反。

对于各实施方式所示的FET(场效晶体管)，通道的种类为例示，可以N通道型FET变更为P通道型FET的方式，或以P通道型FET变更为N通道型FET的方式，将包含FET的电路的构成变形。例如，可进行将图1的输出晶体管181A及181B置换成P通道型MOSFET的变形。

只要不产生问题，那么所述任意晶体管也可为任意种类的晶体管。例如，只要不产生问题，那么也可将作为MOSFET的所述任意晶体管置换成接合型FET、IGBT(InsulatedGate Bipolar Transistor：绝缘栅双极晶体管)或双极晶体管。任意晶体管具有第1电极、第2电极及控制电极。FET中，第1及第2电极中的一个为漏极，另一个为源极，且控制电极为栅极。IGBT中，第1及第2电极中的一个为集电极，另一个为发射体，且控制电极为栅极。不属于IGBT的双极晶体管中，第1及第2电极中的一个为集电极，另一个为发射体，且控制电极为基极。

<<发明的考察>>

针对以所述各实施方式具体化的本发明的构成例进行说明。图12表示本发明的一态样的半导体装置W的框图。

本发明的一态样的半导体装置W(例如，对应于图9的半导体装置500)是用于将输入电压降压而产生输出电压的降压型多相DC/DC转换器的半导体装置，具备：第1～第n输出级电路(n为2以上的整数)，通过对所述输入电压进行开关而使第1～第n开关端子产生矩形波状的第1～第n开关电压(例如V

以下，适当说明半导体装置W的构成与图1构成的对应关系(与图10构成的对应关系也可同样考虑)。半导体装置W的第1～第n输出级电路在图1中与输出级电路180A及180B对应。半导体装置W的开关控制部与具备图1的符号140、150A、150B、160、170A、170B、190A、190B、200A、200B及210参照的各部位的块相对应。半导体装置W的反馈输入端子与图1的节点115(124A、124B)对应。半导体装置W的误差电压产生部与图1的误差电压产生部110对应。半导体装置W的反馈脉动电压产生部在图1中由脉动产生部120A及120B形成。半导体装置W的导通时点列产生部与图1的PWM比较器130对应。由于由PWM比较器130的输出信号COMP规定导通时点列，所以可解释为由PWM比较器130产生导通时点列。

所述半导体装置W中，例如所述第1～第n输出级电路分别具有设置在所述输入电压的施加端与所述第1～第n开关端子间的第1～第n输出晶体管(例如181A、181B)，所述开关控制部具有设定各输出晶体管的导通时间(例如T

半导体装置W的导通时间设定部在图1中由TON设定部150A及150B形成。图1的PLL电路160可解释为包含在导通时间设定部的构成要素中，也可解释为与导通时间设定部分开设置在开关控制部内。

并且，例如所述半导体装置W中，所述导通时点列产生部每当所述误差电压与所述第1～第n反馈脉动电压的平均电压(例如V

图1的构成中，从第1关系向第2关系的变化与从“V

又例如，所述半导体装置W中，也可为所述导通时间设定部基于各输出晶体管的导通时间的设定内容与所述导通时点列，产生指定所述第1～第n输出晶体管的导通区间及断开区间的第1～第n驱动控制信号(例如DRV1、DRV2)，所述开关控制部具有遵循所述第1～第n驱动控制信号导通/断开所述第1～第n输出晶体管的开关驱动部，所述导通时间设定部使用PLL电路，以相当于所述第1～第n输出晶体管的开关频率的所述第1～第n驱动控制信号的频率与特定的基准频率一致或接近的方式，设定各输出晶体管的导通时间。

半导体装置W的开关驱动部在图1中由输出级驱动部170A及170B形成。

又例如，所述半导体装置W中，也可所述开关控制部具有：电流检测部，检测流经所述第1～第n开关端子的第1～第n对象电流；及电流平衡信号产生部，基于所述电流检测部的检测结果，产生对应于所述第1～第n对象电流的大小关系的电流平衡信号(例如S

半导体装置W的电流检测部在图1中由电流传感器190A及190B形成。半导体装置W的电流平衡信号产生部与图1的电流平衡信号产生部210对应。

本发明的实施方式可在权利要求书所示的技术思想的范围内适当进行各种变更。以上的实施方式只不过是本发明的实施方式的例子，本发明或各构成要件的用语的意义并不限定于以上实施方式所记载的用语的意义。以上说明文中所示的具体数值仅为例示，当然可将这些数值变更为各种数值。

[符号说明]

10 DC/DC转换器

110 误差电压产生部

120 脉波产生部

130 PWM比较器

140 相位控制逻辑

150A、150B TON设定部

160 PLL电路

170A、170B 输出级驱动部

180A、180B 输出级电路

181A、181B 输出晶体管

182A、182B 同步整流晶体管

190A、190B 电流传感器

200A、200B 保护电路

210 电流平衡信号产生部

L1、L2 线圈

C