一种用于DRAM非易失存内计算的电路

摘要

本发明公开了一种用于DRAM非易失存内计算的电路，包括以3T1R1C单元为基本单元设置的N行N列内存单元阵列、N个NMOS管和2N个PMOS管构成的开关组、N个存储电容构成的存储共享电容组，每一列进行单独的逻辑与运算累加，再将结果共享到每一列总线上的存储电容上进行量化；基于该电路，根据3T1R1C单元中电容写入的一位二进制数，在掉电前，将数据转换成RRAM的阻态保存下来；在上电后，再根据RRAM阻态的不同，由源极线SL通过RRAM向3T1R1C单元中的电容恢复相应的数据。利用该电路能够实现正确的逻辑与运算以及结果的累加量化、完成DRAM掉电前的数据恢复、同时能够保证在上电时向电容中恢复数据。