包含阈值电压经补偿感测放大器的设备和用于补偿所述设备的方法

摘要

本发明公开包含阈值电压经补偿感测放大器的设备以及用于补偿所述设备的方法。实例设备包含耦合到第一电源节点的第一和第二上拉晶体管，以及耦合到第二电源节点的第一和第二下拉晶体管。第一隔离晶体管耦合到所述第二下拉晶体管的栅极并且耦合到所述第一上拉晶体管和第一下拉晶体管也耦合到的第一感测节点。第二隔离晶体管耦合到所述第一下拉晶体管的栅极并且耦合到所述第二上拉晶体管和第二下拉晶体管也耦合到的第二感测节点。均衡晶体管耦合到所述第一和第二下拉晶体管的栅极，且预充电晶体管耦合到所述第二电源节点并且耦合到所述第一或第二下拉晶体管的所述栅极。

说明书

技术领域

本申请案涉及存储器装置，特定来说，涉及包含阈值电压经补偿感测放大器的存储器装置。

背景技术

存储器装置结构化为具有至少逻辑上布置成行和列的一或多个存储器单元阵列。每一存储器单元将数据存储为电荷以供与存储器单元相关联的数字线存取。当带电荷存储器单元被存取时，所述存储器单元致使相关联数字线上的正电压改变，且不带电荷的经存取存储器单元致使相关联数字线上的负电压改变。感测放大器可感测和放大数字线上的电压改变以指示存储于存储器单元中的数据状态的值。

常规感测放大器通常耦合到与大量存储器单元(未示出)连接的一对互补数字线。如所属领域中已知，当存储器单元经存取时，激活存储器单元行，且使用感测放大器通过将所选择列的数字线中的每一个耦合到电压源以使得数字线具有互补逻辑电平来放大相应经激活存储器单元列的数据状态。

当存储器单元经存取时，取决于耦合到数字线的存储器单元是否带电荷，数字线中的一个的电压略微增加或减小，这在数字线之间产生电压差。当一个数字线的电压略微增加或减小时，另一数字线不充当感测操作的参考。归因于电压差而启用相应晶体管，进而被略微较高电压数字线耦合到供电电压并且将另一数字线耦合到参考电压(例如接地)以进一步在相反方向上驱动数字线中的每一个并且放大所选择数字线信号。

数字线在预充电时段期间预充电到预充电电压(例如供电电压的二分之一)，使得可在后续感测操作期间准确地感测和放大电压差。然而，归因于晶体管组件的阈值电压失配，数字线可在感测和放大数字线中的一个上的电压改变之前失衡。这类阈值电压失配可致使感测放大器在错误方向上错误地放大输入信号。因此，需要减小阈值电压失配的感测放大器设计。

发明内容

本公开的方面针对于一种设备，其包括：第一上拉晶体管，其耦合到第一电源节点；第二上拉晶体管，其耦合到所述第一电源节点；第一下拉晶体管，其耦合到第二电源节点；第二下拉晶体管，其耦合到所述第二电源节点；第一隔离晶体管，其耦合到所述第一上拉晶体管和第一下拉晶体管也耦合到的第一感测节点，且所述第一隔离晶体管进一步耦合到所述第二下拉晶体管的栅极；第二隔离晶体管，其耦合到所述第二上拉晶体管和第二下拉晶体管也耦合到的第二感测节点，且所述第二隔离晶体管进一步耦合到所述第一下拉晶体管的栅极；均衡晶体管，其耦合到所述第一和第二下拉晶体管的所述栅极；和预充电晶体管，其耦合到所述第二电源节点并且进一步耦合到所述第一或第二下拉晶体管的所述栅极。

本公开的另一方面针对于一种设备，其包括：第一上拉晶体管，其耦合到第一电源节点；第二上拉晶体管，其耦合到所述第一电源节点；第一下拉晶体管，其耦合到第二电源节点并且具有耦合到第一感测节点的栅极；第二下拉晶体管，其耦合到所述第二电源节点并且具有耦合到第二感测节点的栅极；第一隔离晶体管，其耦合到所述第一上拉晶体管并且在第一连线节点(gut node)处进一步耦合到所述第一下拉晶体管；第二隔离晶体管，其耦合到所述第二上拉晶体管并且在第二连线节点处进一步耦合到所述第二下拉晶体管；第一均衡晶体管，其耦合到所述第一连线节点和所述第一感测节点；第二均衡晶体管，其耦合到所述第二连线节点和所述第二感测节点；第三隔离晶体管，其耦合到所述第二感测节点和所述第一连线节点；和第四隔离晶体管，其耦合到所述第一感测节点和所述第二连线节点。

本公开的另一方面针对于一种方法，其包括：对感测放大器的第一和第二感测节点进行预充电和均衡化；隔离所述感测放大器的所述第一和第二感测节点；和增加提供给第一和第二下拉晶体管的栅极和源极耦合到的电源节点的电源电压，以在所述第一和第二感测节点处提供相应电压以供用于对所述第一和第二下拉晶体管的阈值电压补偿。

本公开的又一方面针对于一种方法，其包括：共享第一和第二感测节点的电压以对所述第一和第二感测节点进行预充电；隔离所述第一和第二感测节点；减小提供给电源节点的电源电压以致使所述第一和第二感测节点通过相应二极管耦合的下拉晶体管放电到相应感测节点电压，从而提供对所述下拉晶体管的阈值电压补偿。

附图说明

图1是根据本公开的实施例的半导体装置的示意性框图。

图2是根据本公开的实施例的包含感测放大器和一对互补数字线的存储器的一部分的示意图。

图3是根据本公开的实施例的感测放大器的示意图。

图4是根据本公开的实施例的电压电路的示意图。

图5是根据本公开的实施例的在感测放大器操作期间的各个信号的定时图。

图6是根据本公开的实施例的感测放大器的示意图。

图7是示出根据本公开的实施例的存储器的外围区和存储器子阵列区的一部分的布局的图式。

图8是根据本公开的实施例的感测放大器的示意图。

图9是根据本公开的实施例的在感测放大器操作期间的各个信号的定时图。

具体实施方式

下文阐述某些细节以提供对本公开的实例的充分理解。然而，本领域技术人员将明白，可在没有这些具体细节的情况下实践本公开的实例。此外，本文中所描述的本公开的特定实例不应解释为将本公开的范围限于这些特定实例。在其它情况下，尚未详细展示众所周知的电路、控制信号、定时协议和软件操作，以便避免不必要地混淆本公开。另外，例如“耦合(couples和coupled)”的术语意指两个组件可直接或间接电耦合。间接耦合可暗指两个组件通过一或多个中间组件耦合。

下文将参考附图详细解释本公开的各种实施例。以下详细描述参考借助于图式示出本公开的特定方面和实施例的附图。所述详细描述包含使所属领域的技术人员能够实践本公开的实施例的足够细节。在不脱离本公开的范围的情况下可以利用其它实施例，且可以做出结构、逻辑和电改变。本文中所公开的各种实施例不必相互排斥，因为一些所公开的实施例可以与一或多个其它所公开的实施例组合以形成新的实施例。

图1是根据本公开的实施例的半导体装置100的示意性框图。半导体装置100可包含时钟输入电路105、内部时钟产生器107、定时产生器109、地址命令输入电路115、地址解码器120、命令解码器125、多个行(例如，第一存取线)解码器130、包含感测放大器150和转移栅极195的存储器单元阵列145、多个列(例如，第二存取线)解码器140、多个读取/写入放大器165、输入/输出(I/O)电路170和电压产生器190。

半导体装置100可包含多个外部端子，包含命令/地址端子CA、时钟端子CK_t和CK_c、数据端子DQ、DQS和DM以及电源端子VDD、VSS、VDDQ和VSSQ。在一些实例中，与命令/地址端子CA相关联的端子和信号线可包含被配置成接收命令信号的第一端子和信号线集，以及被配置成接收地址信号的单独的第二端子和信号线集。在其它实例中，与命令/地址端子CA相关联的端子和信号线可包含被配置成接收命令信号和地址信号两者的共享端子和信号线。半导体装置可安装于例如存储器模块衬底、主板等衬底上。

存储器单元阵列145包含多个库BANK0-N，其中N是正整数，例如3、7、15、31等。每一库BANK0-N可包含多个字线WL、多个数字线DL，以及布置于多个字线WL与多个数字线DL和DLb的相交点处的多个存储器单元MC。每一库BANK0-N的字线WL的选择由对应行解码器130执行且数字线DL和DLb的选择由对应列解码器140执行。数字线DL和DLb耦合到多个感测放大器SAMP 150中的相应感测放大器。多个感测放大器150耦合到至少一个相应本地I/O线对LIOT/B，所述本地I/O线对LIOT/B经由充当开关的转移栅极TG 195进一步耦合到至少两个主I/O线对MIOT/B中的相应主I/O线对MIOT/B。感测放大器150和转移栅极TG 195可基于来自解码器电路系统的控制信号进行操作，所述解码器电路系统可包含命令解码器120、行解码器130、列解码器140、库BANK0-N的存储器单元阵列145的任何控制电路系统或其任何组合。

在一些实例中，多个感测放大器150可包含阈值电压补偿电路系统，其补偿感测放大器150的组件之间的阈值电压差。随着电路组件变得越来越小，时钟速度变得越来越快，且电压/电力消耗需求减小，感测放大器150的电路组件之间的小的性能差异(例如，归因于过程、电压和温度(PVT)变异)可降低半导体装置100的操作可靠性。为消减这些差异的效应，对这些阈值电压vth差中的一些的补偿可包含在激活感测放大器150以感测数据之前，使用感测放大器150的内节点加偏压于耦合到感测放大器150的数字线DL和DLb，所述内节点被配置成将感测到的数据提供到输出。数字线DL和DLb的偏压可基于感测放大器150的至少两个电路组件(例如，晶体管)之间的阈值差。补偿感测放大器150内的电路组件之间的阈值电压vth差可提高可靠性。

命令/地址输入电路115可在命令/地址端子处接收来自外部的地址信号和库地址信号并且将地址信号和库地址信号发射到地址解码器120。地址解码器120可解码从命令/地址输入电路115接收到的地址信号，并将行地址信号XADD提供给行解码器130，且将列地址信号YADD提供给列解码器140。地址解码器120也可接收库地址信号并且将库地址信号BADD提供给行解码器130和列解码器140。

命令/地址输入电路115可从外部(例如命令/地址端子处的存储器控制器105)接收命令信号，并且将命令信号提供到命令解码器125。命令解码器125可对命令信号进行解码并且产生各种内部命令和控制信号。内部命令和控制信号可用于控制半导体装置100的各个电路的操作和定时。举例来说，内部命令信号可包含行和列命令信号(例如读取命令或写入命令)以控制电路执行对所选择字线和数字线的存取操作。实例控制信号可包含用于控制电压电路的定时以在各个电路的操作期间(例如在感测放大器150的电压阈值补偿期间)提供不同电压的内部控制信号。

当发出激活命令且及时地向行地址供应所述激活命令，并且及时地向列地址供应读取命令时，从存储器单元阵列145中由行地址和列地址指定的存储器单元读取读取数据。读取/写入放大器165可接收读取数据DQ且将读取数据DQ提供到IO电路170。IO电路170可经由数据端子DQ、DQS和DM将读取数据DQ连同在DQS处的数据选通信号和在DM处的数据掩码信号提供到外部。类似地，当发出激活命令并且及时向行地址供应激活命令，并且及时向列地址供应写入命令时，供应给数据端子DQ、DQS、DM的写入数据与DQS处的数据选通信号和DM处的数据掩码信号一起经由读取/写入放大器165写入到存储器单元阵列145。因此，写入数据可写入由行地址和列地址指定的存储器单元中。

转向包含在半导体装置100中的外部端子的解释，时钟端子CK_t和CK_c可分别接收外部时钟信号和互补外部时钟信号。外部时钟信号(包含互补外部时钟信号)可供应到时钟输入电路105。时钟输入电路105可接收外部时钟信号，并产生内部时钟信号ICLK。时钟输入电路105可将内部时钟信号ICLK提供到内部时钟产生器107。内部时钟产生器107可基于接收到的内部时钟信号ICLK和来自地址/命令输入电路115的时钟启动信号CKE产生相位控制内部时钟信号LCLK。虽然并不限于此，但是DLL电路可被用作内部时钟产生器107。内部时钟产生器107可将相位控制内部时钟信号LCLK提供到IO电路170和定时产生器109。IO电路170可使用相控内部时钟信号LCLK作为用于确定读取数据的输出定时的定时信号。定时产生器109可接收内部时钟信号ICLK且产生各种内部时钟信号。

电源端子可接收电源电压VDD和VSS。这些电源电压VDD和VSS可供应到电压产生器电路190。电压产生器电路190可基于电源电压VDD和VSS产生各种内部电压VPP、VBLP、VCMP、VARY、VPERI等等。内部电压VPP主要用于行解码器130中，内部电压VBLP、VCMP和VARY主要用于包含在存储器单元阵列145中的感测放大器150中，且内部电压VPERI用于许多其它电路块中。IO电路170可接收电源电压VDD和VSSQ。举例来说，电源电压VDDQ和VSSQ可以是相应地与电源电压VDD和VSS相同的电压。然而，专用电源电压VDDQ和VSSQ可用于IO电路170。

图2是根据本公开的实施例的包含感测放大器210和一对互补数字线DL 220和DLb221的存储器200的一部分的示意图。如图2中所示出，感测放大器210在感测节点230和231分别耦合到所述对真和互补数字(或位)线DL 220和DLb 221。存储器单元240(0)-(N)可通过相应存取装置(例如，晶体管)250(0)-(N)选择性地耦合到数字线DL 220，且存储器单元241(0)-(N)可通过相应存取装置(例如，晶体管)251(0)-(N)选择性地耦合到数字线DLb221。字线WL 260(0)-(N)可通过控制相应存取装置250(0)-(N)来控制存储器单元240(0)-(N)中的哪一个耦合到数字线DL 220。类似地，字线WL 261(0)-(N)可通过控制相应存取装置251(0)-(N)来控制存储器单元241(0)-(N)中的哪一个耦合到数字线DLb 221。可经由通过解码器电路接收到的控制信号270来控制感测放大器210，所述解码器电路例如命令解码器(例如，图1的命令解码器125)、行解码器(例如，图1的行解码器130)、列解码器(例如，图1的列解码器140)存储器阵列控制电路系统(例如，图1的存储器库BANK0-N的存储器单元阵列145的控制电路系统)或其任何组合中的任一个。

在一些实例中，存储器200可在通用阶段或模式中操作。可响应于预充电命令而起始第一阶段(例如，预充电阶段)。在预充电阶段期间，字线WL 260(0)-(N)和261(0)-(N)可设置为非作用中状态，并且作为响应，可停用全部存取装置250(0)-(N)和251(0)-(N)。此外，数字线DL 220和DLb 221以及感测放大器210的被配置成将感测到的数据状态提供到输出的内节点可在转变到后续阶段之前预充电到预充电电压。

在一些实例中，感测放大器210包含阈值电压补偿电路系统，其在阈值电压补偿阶段期间补偿感测放大器210的组件之间的阈值电压失配。为执行阈值电压补偿，感测放大器210可在阈值电压补偿阶段期间预充电或加偏压于数字线DL 220和DLb 221，使得数字线DL220和DLb 221之间的电压差大致等于感测放大器210的至少两个电路组件之间的阈值电压差。在一些实例中，阈值电压差可基于感测放大器210的晶体管的阈值电压。对感测放大器210内的电路组件之间的阈值电压vth差的补偿可提高可靠性。

第三阶段是数字线采样阶段。在采样阶段期间，字线WL 260(0)-(N)和261(0)-(N)的字线WL可设置为作用中状态，并且作为响应，可启用存取装置250(0)-(N)和251(0)-(N)的存取装置以将存储器单元240(0)-(N)和241(0)-(N)的相应存储器单元耦合到数字线DL220和DLb 221中的一个。第四阶段可为感测放大器激活阶段。可激活感测放大器210以执行感测经激活存储器单元的数据状态的感测操作。也就是说，在感测操作期间，感测放大器210感测和放大经激活存储器单元所存储的数据状态以在感测操作期间，将数字线DL 220或数字线DLb 221中的一个驱动到与感测到的数据状态对应的高或低电压电平并且将数字线DL 220和DLb 221的另一数字线驱动到互补电压电平。在感测操作之后，存储器200的电路系统可保持于激活阶段或可响应于预充电命令而转变回到预充电阶段。

类似地，当经存取时，存储器单元241(0)-(N)的存储器单元响应于相应字线261(0)-(N)变成作用中而通过相应存取装置251(0)-(N)耦合到数字线DLb 221。感测放大器210感测和放大存储器单元所存储的数据状态以将数字线DLb 221驱动到与感测到的数据状态对应的高或低电压电平。在感测操作期间，将另一数字线DL 220驱动到互补电压电平(例如，与低电压电平互补的高电压电平和与高电压电平互补的低电压电平)。

在阈值电压补偿操作期间，感测放大器210的感测节点230和231可响应于控制信号270(例如，来自解码器电路)而与彼此隔离。在一些实例中，在阈值电压补偿阶段期间，控制信号270可配置感测放大器210以隔离感测节点230和231。举例来说，在预充电阶段期间，感测放大器210的感测节点230和231可彼此耦合，并且耦合到预充电电压以预充电到预充电电压。在感测放大器210的感测节点230和231经预充电之后，控制信号270可配置感测放大器210以将感测节点230和231与彼此隔离。接着可在感测节点230和231处产生电压差以提供阈值电压补偿。

图3是根据本公开的实施例的感测放大器300的示意图。在本公开的一些实施例中，感测放大器300可包含在图1的感测放大器150和/或图2的感测放大器210中的一或多个中。

感测放大器300包含分别具有耦合到节点346和348的漏极的上拉晶体管310和312。节点346和348可以被称作感测节点。上拉晶体管310和312的源极耦合到在电源节点355处提供电源电压ACT的电源。上拉晶体管310和312的栅极分别耦合到连线节点336和332。感测放大器另外包含下拉晶体管320和322。下拉晶体管320的源极耦合到在电源节点350处提供电源电压RNL的电源且漏极耦合到感测节点346。下拉晶体管322的源极耦合到电源节点350且漏极耦合到感测节点348。下拉晶体管320和322的栅极分别耦合到连线节点336和332。

此外，感测放大器300包含隔离(ISO)晶体管314和316。ISO晶体管314的源极耦合到连线节点332并且其漏极耦合到感测节点346。ISO晶体管316的源极耦合到感测节点348且其漏极耦合到连线节点336。感测放大器300另外包含均衡晶体管324和预充电晶体管326，所述均衡晶体管324和预充电晶体管326在其栅极处通过作用中控制信号EQ(例如，作用中高逻辑电平)经激活。跨下拉晶体管320和322的栅极耦合均衡晶体管324。预充电晶体管326耦合到电源节点350和下拉晶体管322和320的栅极(例如，在图3中示出为耦合到下拉晶体管322的栅极)。

在本公开的一些实施例中，数字线DL耦合到感测节点346且数字线DLb耦合到感测节点348。数字线DL可表示图2的数字线DL 220且数字线DLb可表示数字线DLb221。

在图3中，上拉晶体管310和312示出为p型场效应晶体管(PFET)，且下拉晶体管320和322、隔离晶体管314和316、均衡晶体管324和预充电晶体管326示出为n型场效应晶体管(NFET)。然而，在不脱离本公开的范围的情况下，所述晶体管中的一或多个可改变为不同的类型、不同的晶体管、不同的电路。

如下文将描述，感测放大器300可提供阈值电压补偿。举例来说，感测放大器300可提供对下拉晶体管320和322的阈值电压的阈值电压补偿。感测放大器300与常规感测放大器相比在提供阈值电压补偿方面可具优势。举例来说，感测放大器300可与这类其它感测放大器设计相比包含较少电路组件(例如，晶体管)。因此，感测放大器300以及根据本公开的实施例的其它感测放大器可提供更紧凑电路设计并且具有较低电路复杂性。

参考图5描述根据本公开的实施例的感测放大器300的实例操作。图5是根据本公开的实施例的在感测放大器操作期间的各个信号的定时图。在本公开的一些实施例中，图3的感测放大器300可根据图5的实例进行操作。将参考图3的感测放大器描述图5的实例操作，然而，感测放大器300或图5的实例操作均不受此限制。

在实例操作中，假设下拉晶体管322具有不同于下拉晶体管320的阈值电压(vth)的阈值电压(vth+Δvth)。因此，下拉晶体管322的阈值电压偏离下拉晶体管320的阈值电压达Δvth。图5示出被设计成补偿下拉晶体管322和320的阈值电压差的感测放大器300的实例操作

参考图5，在时间T0后，通过电源ACT和RNL分别为电源节点355和电源节点350提供预充电电压(例如，0.35V)。控制信号EQ也处于作用中(例如，作用中高逻辑电平，例如1.4V)以激活均衡晶体管324并且激活预充电晶体管326。因此，上拉晶体管312和下拉晶体管322的栅极处的连线节点332以及上拉晶体管310和下拉晶体管320的栅极处的连线节点336通过作用中均衡晶体管324耦合在一起，并且通过作用中预充电晶体管326从电源节点350被提供预充电电压。

还在时间T0处，控制信号ISO信号处于作用中(例如，作用中高逻辑电平，例如1.2V)以激活隔离晶体管316和314并且将连线节点336耦合到感测节点348(和数字线DLb)并且将连线节点332耦合到感测节点346(和数字线DL)。因此，还为感测节点346和348(以及数字线DL和DLb)从电源节点350提供预充电电压。

在时间T1之前，控制信号ISO变成非作用中(例如，非作用中低逻辑电平，例如0V)，解除激活隔离晶体管316和314且因此将连线节点332和336分别与感测节点346和348隔离。

时间T0和T1之间的操作可以被称作预充电阶段。在感测节点346和348的预充电阶段期间，数字线DL和DLb经均衡化，设置到预充电电压，并且在预充电电压下经隔离。

在时间T1后，提供给电源节点350的电源电压RNL改变补偿电压(例如，0.65V)，且提供给电源节点355的电源电压ACT继续为预充电电压。均衡晶体管324和预充电晶体管326保持激活以在上拉晶体管312和下拉晶体管322的栅极处将补偿电压提供到连线节点332并且在上拉晶体管310和下拉晶体管320的栅极处将补偿电压提供到连线节点336。还从电源节点350为下拉晶体管322和320的源极节点提供补偿电压。

通过将下拉晶体管322和320的栅极和源极节点设置在补偿电压下，下拉晶体管322和320实际上经二极管耦合。因此，在感测节点348(下拉晶体管322的漏极)处设置(PRE-vth_A)的电压，并且在感测节点346(下拉晶体管320的漏极)处设置(PRE-vth_B)的电压，其中PRE是预充电电压(例如，0.65V)，vth_A是下拉晶体管322的阈值电压，且vth_B是下拉晶体管320的阈值电压。

在本实例中，如先前所描述，假设下拉晶体管322的阈值电压比下拉晶体管320的阈值电压大Δvth。也就是说，在下拉晶体管320的阈值电压是vth的情况下，下拉晶体管322的阈值电压是vth+Δvth。感测节点346(和数字线DL)处的所得电压是(PRE-vth)且感测节点348(和数字线DLb)处的所得电压是(PRE–vth-Δvth)。感测节点346和348之间的电压差补偿下拉晶体管322和320之间的阈值电压差。

在时间T2之前，控制信号EQ变成不在作用中(例如，非作用中低逻辑电平，例如0V)，解除激活均衡晶体管324和预充电晶体管326，且因此隔离连线节点332和336。

时间T1和T2之间的操作可以被称作阈值电压补偿(vtc)阶段。在阈值电压补偿阶段期间，将感测节点(和数字线)设置于相应补偿电压下以补偿下拉晶体管322和320之间的阈值电压差。

在时间T2后，可激活存取线WL(例如，改变为激活(高)电压电平)以将存储器单元耦合到数字线。存储器单元可改变其耦合到的数字线的电压。在本实例中，假设存取线WL的激活将存储器单元耦合到数字线DL(并且耦合到感测节点346)。进一步假设存储器单元存储高单元状态，这致使数字线DL的电压在耦合到数字线DL时增加(例如，增加达电压Δsign)。

在时间T3之前，控制信号ISO变成作用中，激活隔离晶体管316和314。经激活隔离晶体管316在上拉晶体管310和下拉晶体管320的栅极处将感测节点348(和数字线DLb)耦合到连线节点336。经激活隔离晶体管314在上拉晶体管312和下拉晶体管322的栅极处将感测节点346(和数字线DL)耦合到连线节点332。因此，数字线DLb的电压(PRE-vth-Δvth)提供给连线节点336且数字线DL的电压(PRE-vth+Δsign)提供给连线节点332。

时间T2和T3之间的操作可以被称作数字线采样阶段。在数字线采样阶段期间，存储器单元耦合到数字线中的一个，且数字线耦合到相应上拉晶体管和下拉晶体管的栅极。

在时间T3后，提供给电源节点350的电源电压RNL改变为低激活电压(例如，0V)，且提供给电源节点355的电源电压ACT改变为高激活电压(例如，1.0V)以“激活”感测放大器。电源节点355和350处的相应电压致使通过基于数字线DL和DLb之间的电压差将感测节点和数字线驱动到相反电压电平(例如，高电压和低激活电压)来放大所述电压差。连线节点332和336也可被驱动到相反电压电平。

在本实例中，随着存储器单元增加数字线DL的电压，与下拉晶体管320相比在较大程度上激活下拉晶体管322。因此，数字线DLb(和连线节点336)开始下拉到提供给电源节点350的低激活电压，这反过来开始激活上拉晶体管310以上拉连线节点332并且进一步激活下拉晶体管322。通过下拉晶体管322和上拉晶体管310的正反馈回路，数字线DLb(与感测节点348和连线节点336)被驱动到低激活电压且数字线DL(与感测节点346和连线节点332)被驱动到高激活电压。在时间T4之前，存取线WL变成非作用中(例如，改变为非作用中(低)电压电平)以将存储器单元与数字线DL隔离。

时间T3和T4之间的操作可以被称作感测放大器激活阶段。在感测放大器激活阶段期间，通过将高激活电压和低激活电压提供给感测放大器来激活感测放大器，并且通过基于数字线DL和DLb之间的电压差(例如，由存储器单元到数字线中的一个的耦合引起)将数字线DL和DLb驱动到相反激活电压来放大所述电压差。

在时间T4后，如先前所描述，可通过对数字线DL和DLb预充电来使感测放大器为另一感测操作做准备。举例来说，控制信号EQ变成作用中并且激活均衡晶体管324和预充电晶体管326。另外，在时间T4后，分别提供给电源节点355和电源节点350的电源电压ACT和RNL改变为预充电电压。因此，通过作用中均衡晶体管324均衡化数字线DL和DLb并且通过作用中预充电晶体管326设置为预充电电压。感测放大器300放置到与如先前在时间T0所描述的相同的预充电状态中，并且为另一存取操作做好准备。

在图5的实例中，电源电压ACT和RNL以及控制信号EQ、ISO示出为相对于其它电压和控制信号具有特定定时。然而，本公开的实施例包含不同于参考图5描述的那些电压和信号定时的其它电压和信号定时。因此，本公开的范围不限于图5的特定实例。

可通过电压电路提供如参考图5所描述的提供给电源节点ACT和电源节点RNL的电源电压。可通过例如来自命令解码器(例如，在本公开的一些实施例中，图1的命令解码器125)的内部信号控制电压电路。

图4是根据本公开的实施例的电压电路400的示意图。在本公开的一些实施例中，电压电路400可用于将电源电压ACT和RNL提供给电源节点355和350。举例来说，如参考图5的实例操作所描述，电压电路400可将电源电压ACT和RNL提供给电源节点355和350。

电压电路400包含当被激活时将电源电压Vary提供给电力输出节点436的晶体管412，以及当被激活时将电源电压Vblp提供给电力输出节点436的晶体管422。电力输出节点436可例如耦合到电源节点355以提供电源电压Vary和/或Vblp作为电源电压ACT。电压电路400另外包含当被激活时将电源电压GND(例如，接地)提供给电力输出节点434的晶体管418，以及当被激活时将电源电压Vcmp提供给电力输出节点434的晶体管424。电力输出节点434可例如耦合到电源节点350以提供电源电压GND和/或Vcmp作为电源电压RNL。晶体管415当被激活时将电力输出节点434和436耦合在一起。电压电路400的晶体管可受内部控制信号控制以提供不同电源电压。

在本公开的一些实施例中，电源电压Vary可为1.0V，电源电压Vblp可为0.35V，电源电压Vcmp可为0.65V，且/或电源GND可为0.0V。

在操作中，可激活电压电路400的晶体管415以将电力输出节点434和436耦合在一起以提供相同的电源电压，且可激活晶体管422以使得电源电压Vblp提供给电力输出节点434和436两者。举例来说，在感测放大器的预充电阶段期间，电压电路400可被配置成将Vblp电压作为电源电压ACT和RNL提供给与电力输出节点436和434耦合的电源节点355和350。

另外，可解除激活晶体管415并且激活晶体管424以使得电力输出节点434提供电源电压Vcmp，且电源节点436继续提供电源电压Vblp。举例来说，在阈值电压补偿阶段期间和/或在感测放大器的采样阶段期间，电压电路400可被配置成将Vblp电压作为电源电压ACT提供给与电力输出节点436耦合的电源节点355并且将Vcmp电压作为电源电压RNL提供给与电力输出节点434耦合的电源节点350。

另外，可解除激活晶体管422和424并且激活晶体管412和418以使得电力输出节点436提供电源电压Vary且电源节点434提供电源电压GND。举例来说，在感测放大器的感测放大器激活阶段(在本公开的一些实施例中，其可包含下拉和/或上拉感测放大器激活阶段)期间，电压电路400可被配置成将Vary电压作为电源电压ACT提供给与电力输出节点436耦合的电源节点355以用作高激活电压，并且将GND电压作为电源电压RNL提供给与电力输出节点434耦合的电源节点350以用作低激活电压。

图6是根据本公开的实施例的感测放大器600的示意图。在本公开的一些实施例中，感测放大器600可包含在图1的感测放大器150和/或图2的感测放大器210中的一或多个中。

感测放大器600包含分别具有耦合到节点646和648的漏极的上拉晶体管610和612。节点646和648可以被称作感测节点。上拉晶体管610和612的源极耦合到在电源节点655处提供电源电压ACT的电源。上拉晶体管610和612的栅极分别耦合到感测节点648和646。感测放大器另外包含下拉晶体管620和622。下拉晶体管620的源极耦合到在电源节点650处提供电源电压RNL的电源且漏极耦合到感测节点646。下拉晶体管622的源极耦合到电源节点650且漏极耦合到感测节点648。此外，下拉晶体管620的栅极通过隔离晶体管616耦合到感测节点648，且下拉晶体管622的栅极通过隔离晶体管614耦合到感测节点646。

感测放大器600另外包含均衡晶体管624和预充电晶体管626，所述均衡晶体管624和预充电晶体管626在其栅极通过作用中控制信号EQ(例如，高有效逻辑电平)经激活。跨下拉晶体管620和622的栅极耦合均衡晶体管624。预充电晶体管626耦合到电源节点650和下拉晶体管622和620的栅极(例如，在图6中示出为耦合到下拉晶体管622的栅极)。

在本公开的一些实施例中，数字线DL耦合到感测节点646且数字线DLb耦合到感测节点648。数字线DL可表示图2的数字线DL 220且数字线DLb可表示数字线DLb 221。

在图6中，上拉晶体管610和612示出为p型场效应晶体管(PFET)，且下拉晶体管620和622、隔离晶体管614和616、均衡晶体管624和预充电晶体管626示出为n型场效应晶体管(NFET)。然而，在不脱离本公开的范围的情况下，所述晶体管中的一或多个可改变为不同的类型、不同的晶体管、不同的电路。

与图3的感测放大器300相反，感测放大器600包含具有不耦合到连线节点636和632，而是替代地耦合到感测节点648和646的栅极的上拉晶体管610和612。感测放大器600的替代性配置可提供感测放大器的不同布局，并且可更适合一些设计。

在本公开的一些实施例中，感测放大器600可以类似与参考图5所描述的的方式操作。另外，在本公开的一些实施例中，电源电压ACT和RNL可由图4的电压电路400提供。

图7是示出根据本公开的实施例的存储器的外围区710和存储器子阵列区720的一部分的布局的图式。在本公开的一些实施例中，存储器子阵列区720可包含在存储器单元阵列中(例如，包含在图1的存储器单元阵列145中)且外围区710可安置成与存储器子阵列区相邻和/或安置于存储器子阵列区之间。

外围区710包含子字线驱动器(SWD)区730。SWD区730可包含选择性地驱动存储器子阵列区720的子字线以激活所选择的存储器单元进行存取的子字线驱动器电路。外围区710可另外包含在其中可包含感测放大器(例如，在本公开的一些实施例中，感测放大器300)的感测放大器(SA)区740。

包含在外围区710中的微间隙区735可具有基于SWD区730的SWD高度和SA区740的SA高度的尺寸。微间隙区735可包含当操作SWD区730的子字驱动器和/或操作SA区740的感测放大器时使用的电路。举例来说，微间隙区735可包含提供用于操作SA区740的感测放大器的各个电压的电压电路。在本公开的一些实施例中，图4的一或多个电压电路400包含在微间隙区735中。

在其中微间隙区735的尺寸相对紧凑的实例中，包含例如电压电路的一些电路可变得具有挑战性。电压电路可归因于对各个电压的足够可驱动性的需求而具有相对大的尺寸。

图8是根据本公开的实施例的感测放大器800的示意图。在本公开的一些实施例中，感测放大器800可包含在图1的感测放大器150和/或图2的感测放大器210中的一或多个中。

感测放大器800包含具有全部分别通过隔离晶体管814和816耦合到节点836和832的漏极的上拉晶体管810和812。隔离晶体管814和816通过作用中(例如，作用中逻辑低)控制信号ISO2激活。感测放大器800另外包含具有分别耦合到节点836和832的漏极的下拉晶体管820和822。为方便起见，可将节点836和832以非限制性方式称为“连线节点”。上拉晶体管810和812的栅极分别耦合到连线节点832和836。上拉晶体管810和812的源极耦合到被提供以电源电压(例如，Vary)的电源节点855，且下拉晶体管820和822的源极耦合到被提供以电源电压RNL的电源节点850。

连线节点836通过隔离晶体管825耦合到感测节点846，且连线节点832通过隔离晶体管827耦合到感测节点848。隔离晶体管825和827通过作用中(例如，作用中高逻辑电平)控制信号ISO激活。数字线DL耦合到感测节点846且数字线DLb耦合到感测节点848。在本公开的一些实施例中，数字线DL可表示图2的数字线DL 220且数字线DLb可表示数字线DLb221。

感测放大器800另外包含均衡晶体管824和826。均衡晶体管824耦合到连线节点836和感测节点848，且均衡晶体管826耦合到连线节点832和感测节点846。均衡晶体管824和826通过作用中控制信号BLECP(例如，作用中高逻辑电平)激活。

在图8中，拉晶体管810和812与隔离晶体管814和816示出为p型场效应晶体管(PFET)，且下拉晶体管820和822、隔离晶体管825和827与均衡晶体管824和826示出为n型场效应晶体管(NFET)。然而，在不脱离本公开的范围的情况下，所述晶体管中的一或多个可改变为不同的类型、不同的晶体管、不同的电路。

如下文将描述，感测放大器800可提供阈值电压补偿。感测放大器800与常规感测放大器相比在提供阈值电压补偿方面可具优势。举例来说，感测放大器800可提供恒定电源电压(例如，Vary)而非在感测放大器的操作期间改变并且可由电压电路提供的电源电压ACT。因此，感测放大器800以及根据本公开的实施例的其它感测放大器可在不需要电压电路提供各种高激活电压(例如，电源电压ACT)下操作，所述电压电路例如通常包含在外围区(例如微间隙区)中的电压电路。因此，可通过消除提供高激活电压所必需的电路并且保留用于提供低激活电压(例如，电源电压RNL)的电路来减小电压电路的大小。

参考图9描述根据本公开的实施例的感测放大器800的实例操作。图9是根据本公开的实施例的在感测放大器操作期间的各个信号的定时图。在本公开的一些实施例中，图8的感测放大器800可根据图9的实例进行操作。将参考图8的感测放大器描述图9的实例操作，然而，感测放大器800或图9的实例操作均不受此限制。

在时间T0后，为电源节点850提供预充电电压，并且为电源节点855提供电源电压Vary。在本公开的一些实施例中，电源电压Vary是恒定电压。控制信号ISO处于作用中(例如，作用中高逻辑电平)以激活隔离晶体管825和827，且控制信号ISO2处于非作用中(例如，非作用高逻辑电平)以解除激活隔离晶体管814和816。控制信号BLECP也处于作用中(例如，作用中高逻辑电平)以激活均衡晶体管824和826。

因此，感测节点846和848(与数字线DL和DLb)通过经激活隔离晶体管825和827以及经激活均衡晶体管824和826耦合在一起，以均衡感测节点846和848处和数字线DL和DLb上的电压。还通过经激活隔离晶体管826和824为连线节点832和836提供经均衡电压。在本公开的一些实施例中，经均衡电压可为电源电压Vary的电压的约二分之一(例如，大约0.53V)。

在本公开的一些实施例中，提供给电源节点850的预充电电压可为0.5V，电源电压Vary可为1.0V，作用中控制信号ISO电压可为1.6V，非作用中控制信号ISO2可为1.0V，且和/或作用中控制信号BLECP可为1.2V。

时间T0和T1之间的操作可以被称作预充电阶段。在预充电阶段期间，感测节点846和848(与数字线DL和DLb)经均衡并且设置到经均衡电压。

在时间T1后，提供给电源节点850的电源电压RNL切换到低电平激活电压(例如，接地，0V)。还在时间T1后，控制信号ISO变成非作用中(例如，非作用中低逻辑电平)以解除激活隔离晶体管825和827。因此，感测节点846和848(与数字线DL和DLb)与彼此隔离。感测节点846和数字线DL保持在与连线节点832共享的经均衡电压下，且感测节点848和数字线DLb保持在与连线节点836共享的经均衡电压下。

在均衡晶体管824和826仍被激活的情况下，下拉晶体管822和820实际上经二极管耦合(例如，栅极耦合到漏极)。因此，将下拉晶体管822和820的漏极设置到基于相应阈值电压vth_A和vth_B的电压。另外，下拉晶体管822的漏极处的电压vth_A通过作用中均衡晶体管826提供给感测节点846和数字线DL，且下拉晶体管820的漏极处的电压vth_B通过作用中均衡晶体管824提供给感测节点848和数字线DLb。

在本实例中，假设下拉晶体管822的阈值电压vth_A比下拉晶体管820的阈值电压vth_B大Δvth。也就是说，在下拉晶体管820的阈值电压是vth的情况下，下拉晶体管822的阈值电压是(vth+Δvth)。感测节点846和数字线DL处的所得电压是(vth+Δvth)且感测节点848和数字线DLb处的所得电压是(vth)。感测节点846和848(以及数字线DL和DLb)之间的电压差Δvth补偿下拉晶体管822和820的阈值电压之间的差。

在时间T2之前，控制信号BLECP变成非作用中(例如，非作用中低逻辑电平，0V)以解除激活均衡晶体管826和824。在均衡晶体管826和824被解除激活的情况下，感测节点846和848(以及数字线DL和DLb)隔离并且保持相应电压(vth+Δvth)和(vth)。

时间T1和T2之间的操作可以被称作阈值电压补偿(vtc)阶段。在阈值电压补偿阶段期间，将感测节点846和848与数字线DL和DLb设置于相应补偿电压下以补偿下拉晶体管822和820之间的阈值电压差。

在时间T2后，提供给电源节点850的电源电压RNL改变为预充电电压。还在时间T2后，可激活WL存取线(例如，改变为激活(高)电压电平)以将存储器单元耦合到数字线。存储器单元可改变其耦合到的数字线的电压(例如，电压Vsig)。在本实例中，假设存取线WL的激活会将存储器单元耦合到数字线DL。进一步假设存储器单元存储高单元状态Vsig，这致使数字线DL和感测节点846的电压在耦合到数字线DL时增加。

时间T2和T3之间的操作可以被称作存储器单元采样阶段。在存储器单元采样阶段期间，存储器单元耦合到数字线中的一个，且可基于存储器单元所存储的数据状态改变存储器单元耦合到的数字线的电压。

在时间T3后，控制信号ISO变成作用中以激活隔离晶体管827和825并且将数字线DLb和DL处的电压全部分别提供给连线节点832和836。还在时间T3后，提供给电源节点850的电源电压RNL改变为低电平激活电压以激活下拉晶体管822和820的下拉感测放大器。

电源节点850处的低电平激活电压通过朝向低电平激活电压驱动较低电压数字线来致使数字线DL和DLb之间的电压差(例如，Vsig+Δvth)开始被放大。在本实例中，在数字线DLb与数字线DL相比具有较低电压的情况下，通过经激活隔离晶体管827和下拉晶体管822朝向低电平激活电压驱动数字线DLb。归因于数字线DL的提供给下拉晶体管822的栅极的较高电压，下拉晶体管822与下拉晶体管820相比更具导电性。

还在隔离晶体管827和825被激活的情况下，为连线节点832提供数字线DLb的电压并且为连线节点836提供数字线DL的电压。因此全部分别为上拉晶体管812和810的耦合到连线节点836和832的栅极提供数字线DL和DLb的电压。

时间T3和T4之间的操作可以被称作下拉感测放大器激活阶段。在下拉感测放大器激活阶段期间，通过开始朝向低电平激活电压驱动数字线中的一个，开始将数字线DL和DLb之间的电压差放大。

在时间T4后，控制信号ISO2变成作用中(例如，作用中低逻辑电平)以激活隔离晶体管816和814进而将连线节点832和836全部分别耦合到上拉晶体管812和810的漏极。存取线WL也可变成非作用中(例如，改变到非作用中(低)电压电平)以将存储器单元与数字线DL隔离。

如先前所描述，为上拉晶体管812的栅极提供感测节点846和数字线DL的电压，并且为上拉晶体管810的栅极提供感测节点848和数字线DLb的电压。在从下拉感测放大器激活阶段起数字线DLb的电压低于数字线DL的电压的情况下，与上拉晶体管812相比在更大程度上激活上拉晶体管810。因此，通过上拉晶体管810开始将连线节点836驱动到电源电压Vary，这致使数字线DL的电压也增加。连线节点836的增加电压又进一步激活下拉晶体管822继续朝向提供给电源节点850的低电平激活电压驱动数字线DLb。

经激活下拉晶体管822和经激活上拉晶体管810的正反馈回路将数字线DLb(以及感测节点848和连线节点832)完全驱动到低电平激活电压并且将数字线DL(以及感测节点846和连线节点836)完全驱动到电源电压Vary。

时间T4和T5之间的操作可以被称作上拉感测放大器激活阶段。在上拉感测放大器激活阶段期间，从下拉感测放大器激活阶段起的数字线DL和DLb之间的电压差通过基于电压差将数字线DL和DLb完全驱动到相反电压电平(例如，电源电压Vary和低电平激活电压)经进一步放大。

在时间T5后，举例来说，如先前参考时间T0和T1之间的预充电阶段所描述，可对数字线DL和DLb进行预充电。提供给电源节点850的电源电压改变为预充电电压，且通过控制信号ISO2变成非作用中来解除激活隔离晶体管816和814。另外，通过控制信号BLECP变成作用中来激活均衡晶体管826和824。因此，如先前所描述，感测节点846和848以及数字线DL和DLb通过(已经)经激活隔离晶体管827和825以及均衡晶体管826和824耦合在一起以均衡感测节点846和848以及数字线DL和DLb上的电压。还通过经激活隔离晶体管827和825为连线节点832和836提供经均衡电压。

从前述内容应了解，尽管本文中已出于说明的目的描述了本公开的特定实施例，但可以在不脱离本公开的精神和范围的情况下做出各种修改。因此，本公开的范围不应受到本文中描述的特定实施例中的任何一个限制。