一种视频处理板、视频处理方法及视频处理平台

摘要

本发明公开了一种视频处理板、视频处理方法及视频处理平台，包括DSP组件和FPGA，所述DSP组件与所述FPGA通信连接，所述FPGA设置有Camera‑link视频输入接口和Camera‑link复合视频输出接口，所述DSP组件包括第一DSP和第二DSP，所述第一DSP和所述第二DSP通信连接；一种视频处理平台，包括：调试底板、第一视频处理板和第二视频处理板，所述第一视频处理板和所述第二视频处理板均与所述调试底板电连接，且所述第一视频处理板和所述第二视频处理板之间通过所述调试底板通信；本发明通过在视频处理板中设置两个可并行处理的DSP，并通过FPGA协同两个DSP工作，实现原始视频电信号输入、视频数据分析处理、复合视频输出及通讯收发等功能，使得视频处理速率更高，视频输出质量更稳定。

说明书

技术领域

本发明涉及视频处理领域，具体涉及一种视频处理板、视频处理方法及视频处理平台。

背景技术

视频处理平台一般用于对视频进行处理，其典型的应用场景为：用于交通数据的采集，即在公路上架设摄像头，将视频接入HVD，对过往车辆的车牌号、当前车速、车型进行自动识别和计算,并将采集到的数据上报给公路管理部门,作为交通管理或管制的基础数据。

当然还可以应用到其它的场景，但是现阶段的视频处理平台可能存在处理速率较低，处理能力不稳定的情况。

发明内容

本发明的目的就在于为了解决上述问题而提供一种视频处理板、视频处理方法及视频处理平台。

一种视频处理板，包括DSP组件和FPGA，所述DSP组件与所述FPGA通信连接，所述FPGA设置有Camera-link视频输入接口和Camera-link复合视频输出接口，所述DSP组件包括第一DSP和第二DSP，所述第一DSP和所述第二DSP通信连接。

所述FPGA包括图像接收模块、图像预处理模块、图像灰度级映射模块、数据源选择模块、SRIO数据发送模块、字符叠加模块、图像发送模块和Localbus译码模块。

所述图像接收模块用于接收图像数据。

所述图像预处理模块用于对输入图像进行像素级处理。

所述图像灰度级映射模块用于实现数字视频10bit/14bit到8bit的映射转换。

所述数据源选择模块用于对数据源进行选择。

所述SRIO数据发送模块用于将输入的图像发送给所述DSP组件。

所述字符叠加模块用于在图像区域叠加波门和字符。

所述图像发送模块用于将字符叠加完成的图像输出。

所述Localbus译码模块用于所述DSP组件读取所述FPGA的状态或发送指令。

所述图像接收模块的输出端与所述图像预处理模块的输入端通信连接，所述图像预处理模块的输出端分别与所述图像灰度级映射模块的输入端、所述数据源选择模块的输入端和所述字符叠加模块的输入端通信连接，所述图像灰度级映射模块的输出端与所述数据源选择模块的输入端通信连接，所述数据源选择模块的输出端与所述SRIO数据发送模块的输入端通信连接，所述字符叠加模块的输出端与所述图像发送模块的输入端电连接，所述Localbus译码模块的通信端与所述数据源选择模块的通信端和所述字符叠加模块的通信端通信连接。

进一步地，所述FPGA还设置有VGA复合视频输出接口，所述FPGA还包括VGA图像生成模块、VGA图像灰度级映射模块和DDR3缓存模块。

所述VGA图像生成模块用于生成显示所需的模拟信号。

所述VGA图像灰度级映射模块用于用于实现数字视频10bit/14bit到8bit的映射转换。

所述DDR3缓存模块用于完成VGA显示所需的帧率转换。

所述VGA图像灰度级映射模块的输入端与所述字符叠加模块的输出端通信连接，所述VGA图像灰度级映射模块的输出端与所述DDR3缓存模块的输入端通信连接，所述DDR3缓存模块的输出端与所述VGA图像生成模块的输入端电连接。

一种视频处理方法，运行在上述所述DSP组件上，包括以下步骤：

101、第一DSP和第二DSP上电初始化。

102、第一DSP和第二DSP接收原始数据信息。

103、设定第一DSP为主DSP，第二DSP为从DSP。

104、第一DSP启动核间通信，分区域对原始数据信息进行并行处理，经过一个设定时间后，将处理完成的数据放置在指定位置。

105、第二DSP启动核间通信，分区域对原始数据信息进行并行处理，经过一个设定时间后，将处理完成的数据放置在指定位置。

106、第一DSP读取指定位置内的数据，并对数据进行处理。

107、经过另一个设定时间后，重复步骤104～106。

输出目标偏差信息和状态字节。

一种视频处理方法，运行在上述所述FPGA上，包括以下步骤：

201、接收图像数据，根据图像的taps数量对图像数据进行重组，并将图像数据写入，同时完成图像的像素点矫正。

202、对输入图像进行像素级处理。

203、对数字视频进行10bit/14bit到8bit的映射转换。

204、对数据源进行选择，数据源头分别为8bit图像和10bit/14bit图像，两种图像分别缓存进RAM中，根据指令读取相应的RAM。

205、根据选择的数据源，将输入的图像重新组包输出。

206、根据Localbus译码模块接收的指令，在图像区域叠加波门和字符，所述字符的字符库采用Matlab生成。

207、将字符叠加完成的图像输出。

进一步，所述处理方法还可以输出用于调试使用的VGA显示信号，包括以下步骤：

211、对步骤206中生成的图像进行帧率转换。

212、生成VGA图像并输出。

一种视频处理方法，运行在上述的一种视频处理板上，具体步骤如下：

S1、图像接收模块接收Camera-link视频输入接口送来的图像数据，根据图像的taps数量对图像数据进行重组，并将图像数据写入，同时完成图像的像素点矫正。

S2、图像预处理模块对输入图像进行像素级处理。

S3、图像灰度级映射模块对数字视频进行10bit/14bit到8bit的映射转换。

S4、数据源选择模块根据DSP组件的指令对数据源进行选择，数据源头分别为8bit图像和10bit/14bit图像，两种图像分别缓存进RAM中，根据指令读取相应的RAM。

S5、SRIO数据发送模块将数据源选择模块选择的图像数据重新组包，并将其输入至DSP组件。

S6、第一DSP和第二DSP接收SRIO数据发送模块发送来的原始图像数据。

S7、设定第一DSP为主DSP，第二DSP为从DSP。

S8、第一DSP启动核间通信，分区域对原始图像数据进行并行处理，经过设定时间后，将处理完成的数据放置在指定位置。

S9、第二DSP启动核间通信，分区域对原始图像数据进行并行处理，经过设定时间后，将处理完成的数据放置在指定位置。

S10、第一DSP读取指定位置内的数据，并对数据进行处理。

S11、经过另一个设定时间后，重复步骤S8～S10。

S12、第一DSP输出目标偏差信息和状态字节，并将其输出至FPGA的Localbus译码模块。

S13、Localbus译码模块接收的DSP组件发送的数据，并将信息发送至字符叠加模块。

S14、字符叠加模块在图像区域叠加波门和字符，所述字符的字符库采用Matlab生成。

S15、将字符叠加完成的图像通过Camera-link复合视频输出接口输出。

进一步，所述处理方法还可以输出用于调试使用的VGA显示信号，包括以下步骤：

通过VGA图像灰度级映射模块将叠加字符后的数字视频映射转换为8bit。

将转换后的数据存储至DDR3缓存模块，并对其进行帧率转换。

VGA图像生成模块采用标准VGAESA时序实现VGA图像输出。

一种视频处理平台，包括：调试底板、第一视频处理板和第二视频处理板，所述第一视频处理板和所述第二视频处理板均与所述调试底板电连接，且所述第一视频处理板和所述第二视频处理板之间通过所述调试底板通信。

所述第一视频处理板为上述的一种视频处理板。

所述第二视频处理板为上述的一种视频处理板。

本发明与现有技术相比，本发明通过在视频处理板中设置两个可并行处理的DSP，并通过FPGA协同两个DSP工作，实现原始视频电信号输入、视频数据分析处理、复合视频输出及通讯收发等功能，使得视频处理速率更高，视频输出质量更稳定。

附图说明

附图示出了本发明的示例性实施方式，并与其说明一起用于解释本发明的原理，其中包括了这些附图以提供对本发明的进一步理解，并且附图包括在本说明书中并构成本说明书的一部分，并不构成对本发明实施例的限定。

图1是根据本发明所述的FPGA的结构框图。

图2是根据本发明所述的一种视频处理方法的流程示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合附图和实施方式对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施方式仅用于解释相关内容，而非对本发明的限定。

另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分。

在不冲突的情况下，本发明中的实施方式及实施方式中的特征可以相互组合。下面将参考附图1和附图2并结合实施方式来详细说明本发明。

本实施例中的视频处理平台包括两块视频处理板和一块调试底板，将其设定为包括调试底板、第一视频处理板和第二视频处理板，第一视频处理板和第二视频处理板均与调试底板电连接，且第一视频处理板和第二视频处理板之间通过调试底板通信。

其中视频处理板是基于K7系列FPGA和8核6678 DSP的高性能图像处理平台，是取差器电子箱内完成图像处理功能的主要单元，安装在电子箱的调试底板上，实现原始视频电信号输入、视频数据分析处理、复合视频输出及通讯收发等功能。

视频处理板分为第一视频处理板和第二视频处理板，两块板卡具有相同的硬件设计，分别处理前端接入的两路数字视频，实现了两路数字视频的同时处理。

实施例一

本实施例中，提供上述视频处理平台中使用的一种视频处理板，包括DSP组件和FPGA，DSP组件与FPGA通信连接，FPGA设置有Camera-link视频输入接口和Camera-link复合视频输出接口，DSP组件包括第一DSP和第二DSP，第一DSP和第二DSP通信连接。

视频处理板设计采用标准6U板卡尺寸，具有1路Medium模式Camera-link视频输入电接口和1路Medium模式Camera-link复合视频输出功能。

由FPGA实现字符和波门叠加、实现数字视频10bit/14bit到8bit的映射转换。

具有1路波特率可调RS422对外通讯接口、具有2路波特率可调RS422板间通讯接口。

能够处理不小于1280×1024，100Hz视频数据。

预留板间通讯接口：2路波特率可调RS422、2路PCIE、1路4x SRIO。

预留外部接口：1路VGA视频输入（将PC上的录像视频送入视频处理板，模拟相机cameralink信号）、1路VGA送显功能、GPIO若干、千兆网、RS422。

第一DSP和第二DSP可以通过板间的串口或PCIe进行数据交互。

DSP选择采用FT-M6678N芯片，工作频率1000MHz。FT-M6678是一款高性能军用多核浮点DSP，应用范围涉及雷达信号处理、精确制导、图像处理、电子对抗、声纳探测、保密通信和飞行控制等军事应用领域。

本设计选用2片DSP器件FT-M6678，其集成了8个处理器核FT-M66x、2个X4 SRIO、1个x4 PCIe、uart、gpio、i2c、spi。

FT-M6678的复位配置由FPGA来管理，两路SRIO中使用1路SRIO连接到FPGA，作为对外传输数据的通路，另一路两个DSP之间互联作为主从DSP之间的数据交互通道。

SGMII接口通过PHY芯片JEM88E1111HV转换为MDII接口后通过网络变压器NWT181306-2-A转换为标准电口信号引出至CPEX连接器，作为整个芯片的管理通道。

DDR控制器分别挂一组64位2GB的内存颗粒。SPI接口外挂一个256Mb的NOR FLASH。

两片DSP的PCIE接口连接至CPEX连接器，作为数据的备用通道。

DSP的EMIF配置成EMIF16与FPGA连接，作为与FPGA的指令数据通道。

FPGA包括图像接收模块、图像预处理模块、图像灰度级映射模块、数据源选择模块、SRIO数据发送模块、字符叠加模块、图像发送模块和Localbus译码模块。

图像接收模块用于接收图像数据。

接收CAMLINK送来的图像数据，根据图像的taps数量对图像数据进行重组，并将图像数据写入FPGA内部RAM中，该模块同时完成图像的像素点矫正功能，对于前端传输过程中出现的偶发性的错误提供一定的容错功能，可以基本保证图像的显示质量，内部RAM采用双行缓存，完成从CAMLINK时钟域到本地时钟域的转换。

图像预处理模块用于对输入图像进行像素级处理。

根据实际工程的需求，对输入图像进行一定的像素级处理，例如均值滤波等，也可根据DSP的指令，对输入图像不做任何处理，直接进行转发。

图像灰度级映射模块用于实现数字视频10bit/14bit到8bit的映射转换。

该转换过程不影响图像各个信号的时序关系，仅对图像进行整体的时延。

数据源选择模块用于对数据源进行选择。

根据DSP的指令，对数据源进行选择，数据源头分别为8bit图像和10bit/14bit图像，两种图像分别缓存进RAM中，根据指令读取相应的RAM。

SRIO数据发送模块用于将输入的图像发送给DSP组件。

将输入的图像重新组包之后，发送给DSP，本模块采用模块化设计，两个DSP均通过相同的方式接收数据，由于SRIO的点对点特性以及灵活性的考量，每个DSP均可单独配置该DSP对应的FPGA端SRIO的ID，ID支持8bit/16bit，同时，图像数据的目的地址也可由DSP单独进行配置，该模块在传输图像数据时采用SWRITE的模式直接向DSP发送数据，每包载荷为256byte，在每帧图像的结尾，数据发送完毕后，会以Doorbell中断的方式通知DSP取数。

字符叠加模块用于在图像区域叠加波门和字符。

根据DSP的指令，在图像特定区域叠加十字波门或者字符，字符库采用Matlab生成，可根据现场调试情况进行字库的大小缩放。

图像发送模块用于将字符叠加完成的图像输出。

将字符叠加完成的图像通过CAMLINK接口输出，为避免CAMLINK输入接口上的时序波动，该发送模块的发送时钟将略高于CAMLINK输入时钟。

Localbus译码模块用于DSP组件读取FPGA的状态或发送指令。

DSP通过XINTF总线异步访问FPGA内部的各个寄存器，读取状态或者发送指令。

VGA图像生成模块用于生成显示所需的模拟信号。

采用标准VESA时序实现，分辨率为1280x1024@60fps，时钟为108MHz。

VGA图像灰度级映射模块用于用于实现数字视频10bit/14bit到8bit的映射转换。

DDR3缓存模块用于完成VGA显示所需的帧率转换。

主要完成VGA显示所需的帧率转换功能，该功能将采用三缓冲来实现。

图像接收模块的输出端与图像预处理模块的输入端通信连接，图像预处理模块的输出端分别与图像灰度级映射模块的输入端、数据源选择模块的输入端和字符叠加模块的输入端通信连接，图像灰度级映射模块的输出端与数据源选择模块的输入端通信连接，数据源选择模块的输出端与SRIO数据发送模块的输入端通信连接，字符叠加模块的输出端与图像发送模块的输入端电连接，Localbus译码模块的通信端与数据源选择模块的通信端和字符叠加模块的通信端通信连接。

VGA图像灰度级映射模块的输入端与字符叠加模块的输出端通信连接，VGA图像灰度级映射模块的输出端与DDR3缓存模块的输入端通信连接，DDR3缓存模块的输出端与VGA图像生成模块的输入端电连接。

另外的，FPGA还可以包括BIT模块，该模块包含三个部分，其一是CAMLINK输入检测功能，实现原理是采用定时器查询接口上的VS信号，若符合协议要求，则继续检测，若否，则记录当前状态并上报DSP，同时建立链接状态历史寄存器，保存此次上电过程视频断开链接的次数。其二，采用FPGA内部的XADC功能，实时检测当前FPGA的结温，此温度将以寄存器的形式供DSP查询，也可设置Alarm功能进行高温预警。最后，该模块将集成一个CAMLINK模拟输入功能，在未有前端视频的情况下，产生黑白条纹图像，共后端调试使用，模拟视频格式与输入格式将保持一致。

RS422模块，主要用于板间通信，由DSP通过XINTF总线间接控制，也可在明确协议的情况下又FPGA自行处理。本模块中输入、输出FIFO具备不低于512Byte的深度，同时具有设置任意接收字节数中断和发送完成中断能力，可实时读取FIFO指针。接收端缓存一定量的数据之后，以中断的形式通知DSP。接收DSP通过XINTF总线发送的控制命令，从而对板内的串口进行初始化，包含波特率、校验位、校验方式等，对于数据收发串口，还将具备中断设置寄存器，该模块对每个串口均单独配置，支持二次开发以及模块复用，支持常见的波特率，也支持定制波特率。

实施例二

一种视频处理方法，基于DSP组件，视频处理方法包括以下步骤：

第一DSP和第二DSP上电初始化。

第一DSP和第二DSP接收原始数据信息，分别以视频周期接收来自FPGA的原始数据（10bit/14bit/8bit），两个DSP分别以场正程的0时刻做为基准时刻。

设定第一DSP为主DSP，第二DSP为从DSP。也可以将第二DSP设为主DSP ，第一DSP设为从DSP。其结构相同，可以根据具体情况进行替换。

第一DSP启动核间通信，分区域对原始数据信息进行并行处理，一定时刻（可设为m1）后，将处理完成的数据放置在指定位置（如共享内存等）。

同时，第二DSP启动核间通信，分区域对原始数据信息进行并行处理，m1后，将处理完成的数据放置在指定位置（如共享内存等）。

操作的主动权交由第一DSP的0核进行处理，第一DSP读取指定位置内的数据，并对数据进行处理。

经过事先确定的某一时间段后，再次启动核间通讯，分区域对图像进行并行处理，m2时刻后，各核处理完毕的数据放置在指定位置（如共享内存等），

第二DSP的数据通过SRIO放置在第一DSP的指定位置（如共享内存等），此时，操作的主动权交由第一DSP的0核进行最终处理，形成最后的输出结果。

输出目标偏差信息和状态字节。第一DSP将偏差数据（通过串口）以及波门字符显示等信息（通过EMIF）传递给FPGA。

以场正程的0时刻做为基准时刻，5ms时刻接收来自上位机的串口数据。9ms时刻将解算数据发送给上位机。

实施例三

一种视频处理方法，基于FPGA，视频处理方法包括以下步骤：

接收CAMLINK送来的图像数据，根据图像的taps数量对图像数据进行重组，并将图像数据写入FPGA内部RAM中，该模块同时完成图像的像素点矫正功能，对于前端传输过程中出现的偶发性的错误提供一定的容错功能，可以基本保证图像的显示质量，内部RAM采用双行缓存，完成从CAMLINK时钟域到本地时钟域的转换。

根据实际工程的需求，对输入图像进行一定的像素级处理，例如均值滤波等，也可根据DSP的指令，对输入图像不做任何处理，直接进行转发。

对数字视频10bit/14bit到8bit的映射转换，该转换过程不影响图像各个信号的时序关系，仅对图像进行整体的时延。

根据DSP的指令，对数据源进行选择，数据源头分别为8bit图像和10bit/14bit图像，两种图像分别缓存进RAM中，根据指令读取相应的RAM。

将输入的图像重新组包之后，发送给DSP，本模块采用模块化设计，两个DSP均通过相同的方式接收数据，由于SRIO的点对点特性以及灵活性的考量，每个DSP均可单独配置该DSP对应的FPGA端SRIO的ID，ID支持8bit/16bit，同时，图像数据的目的地址也可由DSP单独进行配置，该模块在传输图像数据时采用SWRITE的模式直接向DSP发送数据，每包载荷为256byte，在每帧图像的结尾，数据发送完毕后，会以Doorbell中断的方式通知DSP取数。

根据Localbus译码模块接收的指令，在图像区域叠加波门和字符，字符的字符库采用Matlab生成。

根据DSP的指令，在图像特定区域叠加十字波门或者字符，字符库采用Matlab生成，可根据现场调试情况进行字库的大小缩放。将字符叠加完成的图像输出。

另外，在实际的使用中，可能需要送显一路VGA复合视频用于调试使用，处理方法包括以下步骤：

字符叠加模块使用的图像为未进行10bit/14bit到8bit的映射转换的图像，因此在需要进行VGA输出时，需要通过VGA图像灰度级映射模块将其转化为8bit。

然后再对对叠加字符后的图像进行帧率转换，

最终生成VGA图像并输出。

实施例四

一种视频处理方法，具体步骤如下：

图像接收模块接收Camera-link视频输入接口送来的图像数据，根据图像的taps数量对图像数据进行重组，并将图像数据写入FPGA内部RAM中，该模块同时完成图像的像素点矫正功能，对于前端传输过程中出现的偶发性的错误提供一定的容错功能，可以基本保证图像的显示质量，内部RAM采用双行缓存，完成从CAMLINK时钟域到本地时钟域的转换。

图像预处理模块根据实际工程的需求，对输入图像进行一定的像素级处理，例如均值滤波等，也可根据DSP的指令，对输入图像不做任何处理，直接进行转发。

图像灰度级映射模块对数字视频进行10bit/14bit到8bit的映射转换，该转换过程不影响图像各个信号的时序关系，仅对图像进行整体的时延。

数据源选择模块根据DSP组件的指令对数据源进行选择，数据源头分别为8bit图像和10bit/14bit图像，两种图像分别缓存进RAM中，根据指令读取相应的RAM。

SRIO数据发送模块将输入的图像重新组包之后，发送给DSP，本模块采用模块化设计，两个DSP均通过相同的方式接收数据，由于SRIO的点对点特性以及灵活性的考量，每个DSP均可单独配置该DSP对应的FPGA端SRIO的ID，ID支持8bit/16bit，同时，图像数据的目的地址也可由DSP单独进行配置，该模块在传输图像数据时采用SWRITE的模式直接向DSP发送数据，每包载荷为256byte，在每帧图像的结尾，数据发送完毕后，会以Doorbell中断的方式通知DSP取数。

第一DSP和第二DSP上电初始化。并接收原始数据信息，分别以视频周期接收来自FPGA的原始数据（10bit/14bit/8bit），两个DSP分别以场正程的0时刻做为基准时刻。

设定第一DSP为主DSP，第二DSP为从DSP。也可以将第二DSP设为主DSP ，第一DSP设为从DSP。其结构相同，可以根据具体情况进行替换。

第一DSP启动核间通信，分区域对原始数据信息进行并行处理，一定时刻（可设为m1）后，将处理完成的数据放置在指定位置（如共享内存等）。

同时，第二DSP启动核间通信，分区域对原始数据信息进行并行处理，m1后，将处理完成的数据放置在指定位置（如共享内存等）。

操作的主动权交由第一DSP的0核进行处理，第一DSP读取指定位置内的数据，并对数据进行处理。

经过事先确定的某一时间段后，再次启动核间通讯，分区域对图像进行并行处理，m2时刻后，各核处理完毕的数据放置在指定位置（如共享内存等），

第二DSP的数据通过SRIO放置在第一DSP的指定位置（如共享内存等），此时，操作的主动权交由第一DSP的0核进行最终处理，形成最后的输出结果。

输出目标偏差信息和状态字节。第一DSP将偏差数据（通过串口）以及波门字符显示等信息（通过EMIF）传递给FPGA的Localbus译码模块。

Localbus译码模块接收的DSP组件发送的数据，并将信息发送至字符叠加模块。

字符叠加模块根据DSP的指令，在图像特定区域叠加十字波门或者字符，字符库采用Matlab生成，可根据现场调试情况进行字库的大小缩放。

判断是需要输出复合视频图像还是VGA图像。

如果需要输出复合视频图像，则将字符叠加完成的图像通过Camera-link复合视频输出接口输出。

如果需要输出VGA图像，则通过VGA图像灰度级映射模块将叠加字符后的数字视频映射转换为8bit。

将转换后的数据存储至DDR3缓存模块，并对其进行帧率转换。

VGA图像生成模块采用标准VGAESA时序实现VGA图像输出。

本实施例中与系统间的接口都从FPGA接入，指令通过串口（RS422）进行通讯，由FPGA转发给主6678，板内DSP间设计SRIO接口，FPGA和DSP间设计EMIF、SRIO、GPIO、UART等接口，板间定时进行两路RS422数据通讯，完成两个通道数据融合。

在本说明书的描述中，参考术语“一个实施例/方式”、“一些实施例/方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例/方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例/方式或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例/方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例/方式或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例/方式或示例以及不同实施例/方式或示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

本领域的技术人员应当理解，上述实施方式仅仅是为了清楚地说明本发明，而并非是对本发明的范围进行限定。对于所属领域的技术人员而言，在上述发明的基础上还可以做出其它变化或变型，并且这些变化或变型仍处于本发明的范围内。