薄膜晶体管及相关制造技术

摘要

描述用于薄膜晶体管及相关制造技术的方法及设备。所述薄膜晶体管可存取安置成交叉点架构的两个或更多个存储器单元层面。所述制造技术可使用形成于复合堆叠的顶层处的一或多个通路图案，其可促进在所述复合堆叠内构建所述薄膜晶体管，同时使用数目减少的处理步骤。通过利用所述通路的不同群组，可使用所述制造技术来构建所述薄膜晶体管的不同配置。此外，可使用本文中所描述的所述薄膜晶体管及基于通路的相关制造技术来构造存储器装置的电路及组件(例如解码器电路系统、一或多个存储器阵列的方面之间的互连件)。

说明书

本专利申请案要求卡斯特罗(Castro)等人在2018年12月18日申请的标题为“薄膜晶体管及相关制造技术(THIN FILM TRANSISTORS AND RELATED FABRICATIONTECHNIQUES)”的第16/223,595号美国专利申请案的优先权，所述专利申请案转让给本专利申请案的受让人且其全文以引用的方式明确并入本文中。

背景技术

下文大体上涉及形成存储器阵列，且更具体来说，涉及薄膜晶体管及相关制造技术。

存储器装置广泛用于存储例如计算机、无线通信装置、相机、数字显示器及类似物的各种电子装置中的信息。通过编程存储器装置的不同状态来存储信息。例如，二进制装置具有通常由逻辑“1”或逻辑“0”表示的两个状态。在其它系统中，可存储两个以上状态。为存取所存储的信息，电子装置的组件可读取或感测存储器装置中的存储状态。为存储信息，电子装置的组件可将状态写入或编程于存储器装置中。

存在各种类型的存储器装置，其包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪、相变存储器(PCM)及其它。存储器装置可包含易失性存储器单元或非易失性存储器单元。非易失性存储器单元可长时间保存其所存储的逻辑状态，即使无外部电源。易失性存储器单元会随时间损失其所存储的状态，除非其由外部电源周期性刷新。

改进存储器装置一般可包含提高存储器单元密度、提高读取/写入速度、提高可靠性、增强数据保存能力、减少功耗或降低制造成本及其它指标。可期望每单位面积构建更多存储器单元以在不增大存储器装置的大小的情况下提高存储器单元密度及降低每位成本。还可期望用于制造存储器装置(其包含具有提高存储器单元密度或其它有益特征的存储器装置)的改进技术(例如更快、更低成本)。

附图说明

图1说明根据本公开的实施例的包含支持薄膜晶体管及相关制造技术的三维存储器单元阵列的实例存储器装置。

图2说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的三维存储器阵列的实例。

图3A到3L说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性制造技术。

图4A到4AA说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性制造技术。

图5A到5N说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性制造技术。

图6A到6R说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性制造技术。

图7A到7D说明根据本公开的实施例的包含支持薄膜晶体管及相关制造技术的主动阵列区域及插座区域的示范性存储器阵列的图式。

图8A到8C说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性插座区域及解码方案的图式。

图9说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性解码方案的图式。

图10A及10B说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性交越区域的图式。

图11说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性存储器装置的图式。

图12到14说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的方法。

图15及16说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的方法。

具体实施方式

每单位面积构建更多存储器单元可提高存储器装置内的存储器单元的面密度。存储器单元的提高面密度可促进存储器装置的更低每位成本及/或固定成本的更大存储器容量。两个或更多个二维(2D)存储器单元阵列的三维(3D)集成可提高面密度，同时还缓解与缩小存储器单元的各种特征大小相关联的困难。在一些情况中，2D存储器单元阵列可称为存储器单元层面。在一些情况中，包含多个存储器单元层面的存储器装置可称为3D存储器装置。3D存储器装置的每一存储器单元层面可由电路系统选择(例如激活)或抑制(例如撤销激活、不选择)，电路系统可经配置以确定选择哪个层面且执行针对所选择的层面的一或多个存储器单元的存取操作。在一些情况中，电路系统可包含形成于衬底中或衬底上的互补金属氧化物半导体(CMOS)晶体管，且存储器单元的3D集成层面可定位于CMOS电路系统上方(例如制造于CMOS电路系统的顶部上)。在一些情况中，定位于衬底上方的存储器单元层面及相关联组件可包含于一组层(其可统称为阵列层)中。

CMOS电路系统可基于来自主机装置的存取命令来确定待选择的3D存储器装置的特定层面，例如通过解码与存取命令相关联且包含于特定层面中的存储器单元的地址。在一些实施方案中，随着3D存储器装置中的层面的数目增加(例如4个层面、8个层面、16个层面、32个层面)以提高面密度，CMOS电路系统可增大大小以支持解码(例如确定哪个层面从增加层面选出)及驱动额外层面(例如提供足够电流来存取所选择的层面的存储器单元)。CMOS电路系统大小的此增大(例如增大由CMOS电路系统占用的衬底面积)会抵消原本与两个或更多个2D存储器单元阵列的3D集成相关联的益处。

本文中所描述的制造技术、方法及相关装置可促进构建可定位于3D存储器装置的层面内(例如在共同包含两个或更多个存储器单元层面的阵列层内)的薄膜晶体管(TFT)。在一些情况中，多组TFT可同时制造于阵列层(例如各自包含一组TFT的两个或更多个阵列层)内。定位于阵列层内的TFT可经配置以选择(例如激活)或抑制(例如撤销激活)对应存储器单元层面。在一些情况中，TFT可为可与衬底中的CMOS电路系统耦合的存储器层面解码器(其还可称为存储器层面选择器)的部分。因而，TFT可与CMOS电路系统耦合以促进CMOS电路系统执行其功能(例如确定待选择的3D集成的多个层面中的特定层面且驱动电流存取特定层面的存储器单元)。以此方式，定位于阵列层中的TFT可促进容纳3D存储器装置的额外存储器单元层面，同时缓解与由CMOS电路系统占用的衬底面积相关联的影响。例如，在一些情况中，CMOS电路系统可在占用大致相同面积的情况下结合TFT来支持一或多个额外存储器单元层面。在一些情况中，定位于阵列层中的TFT可缓解各种阵列寄生组件的效应，例如泄漏电流、寄生电容。

在一些情况中，TFT可经配置以执行额外功能(例如除选择或抑制存储器单元层面之外的功能，例如全解码功能)，使得可减小阵列层下方的CMOS电路系统的面积，例如通过将其解码功能的至少一些方面委派给定位于阵列层中的TFT。另外，因为TFT可提供与其余层面隔离的个别层面(例如TFT可选择个别层面，同时抑制剩余层面)以借此放宽存取操作期间的电流要求(例如驱动电流要求)。放宽电流要求可具有相较于替代方法的与CMOS电路系统相关的若干益处，其中CMOS电路系统可经配置以在存取操作期间提供电流到多个层面。例如，放宽电流要求可促进CMOS电路系统占用更小面积、使用(具有)更简单电路配置或在不增大占用面积的情况下提供一或多个额外功能。

本文中所描述的制造技术、方法及相关装置可基于使用通路(例如存取通路)图案来促进同时构建多个存储器单元层面及相关联阵列电极(例如各自包含存储器单元层面的一组阵列层及相关联阵列电极)的技术、方法及相关装置，如别处所描述。即，以下各者中描述构建多个存储器单元层面及相关联阵列电极的方面：卡斯特罗等人的标题为“交叉点存储器阵列及相关制造技术(Cross-Point Memory Array and Related FabricationTechniques)”的第15/961,540号美国专利申请案、卡斯特罗等人的标题为“交叉点存储器阵列及相关制造技术”的第15/961,547号美国专利申请案及卡斯特罗等人的标题为“埋藏线及相关制造技术(Buried Lines and Related Fabrication Techniques)”的第15/961,550号美国专利申请案，所述每一专利申请案的全文以引用的方式明确并入本文中。通路可形成于复合堆叠的顶层处，复合堆叠可用于在区域中构造多个存储器单元层面及阵列电极且在不同区域中构造TFT。如本文中所使用，通路可指代开口或可用于在包含开口的材料(层、表面)下方形成相关联通路孔及其它结构的开口，其包含稍后由材料(其包含可不导电的材料)填充的开口。

因而，本文中所描述的制造技术、方法及相关装置可促进相对于构造多个存储器单元层面及阵列电极的构造TFT的灵活序列。此灵活性可提供优化工艺步骤以缓解与各种处理条件相关联的各种非所要因素，例如对存储器单元的热影响、与用于存储器单元的材料(例如硫属化物材料)的交叉污染风险及类似物。作为实例，可在构造存储器单元之前形成TFT以减少用于保持存储器单元的热预算(例如各种温度处的处理步骤的持续时间之和)。在一些情况中，本文中所描述的制造技术、方法及相关装置可提供降低制造3D存储器装置的成本，因为材料的相同复合堆叠可用于构造TFT及构造多个存储器单元层面及阵列电极。

本文中所描述的制造技术、方法及相关装置可支持选择(或抑制)安置于交叉点架构中的存储器单元层面。例如，交叉点架构中的每一存储器单元层面可包含第一平面中的一组第一存取线(例如字线、第一阵列电极)及第二平面中的一组第二存取线(例如位线、第二阵列电极)，第一存取线及第二存取线沿不同方向延伸，例如，第一存取线可基本上垂直于第二存取线。第一存取线及第二存取线的每一拓扑交叉点可对应于存储器单元。因此，交叉点架构中的存储器单元层面可包含具有放置于存取线的拓扑交叉点(例如存取线的3D栅格结构)处的一组存储器单元的存储器阵列。如本文中所描述，TFT(例如存储器层面选择器/抑制器)可构造于包含多个存储器单元层面及阵列电极的阵列层中。因而，TFT可与存取线(例如字线、位线、第一阵列电极、第二阵列电极)耦合且因此支持选择(及存取)安置于交叉点架构中的多个存储器单元层面。

此外，TFT可支持各种交叉点架构，例如填塞架构或其衍生物。存储器装置的上下文中的填塞架构可指代包含一组存储器图块的存储器单元阵列，所述组存储器图块各自包含类似于拼接填塞中的补块的布置的组件(例如字线解码器、位线解码器、感测组件、存储器单元阵列的子组)的类似配置。存储器图块可被视作采用填塞架构的存储器装置的存储器单元阵列的构建块(例如模块化构建块)。以此方式，可通过增加或减少存储器图块的数目来扩展或收缩存储器装置的存储器单元阵列。换句话来说，交叉点架构可指代包含第一存取线及第二存取线的拓扑交叉点的存储器阵列，其中每一拓扑交叉点对应于存储器单元，且填塞架构可指代通过布置各自形成存储器单元阵列的子组的一组存储器图块来构造阵列。

TFT的配置可经变动(例如，相关联的几何形状及结构可经变动)以满足各种约束或要求。在一些情况中，TFT的相关约束及要求可基于由一或多个TFT提供的选择功能及抑制(例如取消选择)功能。例如，TFT可经配置以在被激活时提供特定电流驱动能力(例如选择功能)。另外或替代地，TFT可经配置以在被撤销激活时维持可接受低泄漏电流(例如抑制功能)。在一些情况中，可针对存储器单元层面内的每一阵列电极来构造多(例如两)组TFT。例如，一组TFT可经配置以在选择存储器单元层面时主动驱动存储器单元层面的阵列电极(例如提供所要或所需驱动电流)。另外或替代地，另一组TFT可经配置以在抑制(例如未存取、取消选择)存储器单元层面时驱动抑制电平(例如维持低泄漏电流)。在一些情况中，可以彼此不同方式处理存在于单个装置中的多组TFT以针对多组TFT可共同支持的电流驱动能力及电压范围来优化(例如，可针对驱动电流能力来优化一组TFT，而可针对低泄漏电流能力来优化另一组TFT)。

在一些情况中，TFT的控制栅极(例如栅极电极)可形成于其中形成存储器元件(例如可经配置以存储信息的元件，例如硫属化物元件)的相同层内。TFT的控制栅极可确定使电流在TFT内流动于TFT的第一电极(例如漏极)与TFT的第二电极(例如源极)之间的路径。在一些情况中，基于TFT的沟道相对于TFT的栅极电极、第一电极及第二电极的形成方式，电流流动的路径可为垂直的、水平的或两者的组合。在一些情况中，TFT的沟道可与下伏CMOS电路系统的节点的块体连接耦合以控制可基于TFT可执行的各种功能(例如选择功能、抑制功能或其它功能)而不同的沟道的电特性。

此外，本文中所描述的制造技术、方法及相关装置可促进构造一或多个复合电路，例如包含阵列层的层面内的TFT的各种组合(例如基于TFT的解码器单元)的电路。例如，基于TFT的解码器单元可执行集群级解码以激活(或撤销激活)图块集群内的特定图块。另外或替代地，另一基于TFT的解码器单元可执行图块级解码以从包含于图块中的一组存取线激活特定存取线。本文中所描述的制造技术及方法还可用于构造交越区域，其中第一TFT群组的第一组电极可跨越第二TFT群组的第二组电极且不导致第一组电极与第二组电极之间的短接。

本文在构造材料(其还可用于构造交叉点架构中的存储器阵列)的复合堆叠中的各种TFT结构及基于TFT的电路的上下文中进一步描述上文所引入的本公开的特征。接着，描述用于制造TFT结构及基于TFT的电路的结构及技术的特定实例。通过与TFT及相关制造技术相关的设备图、形成方法图及流程图来进一步说明且参考所述图来描述本公开的这些及其它特征。

图1说明根据本公开的实施例的包含支持薄膜晶体管及相关制造技术的三维存储器单元阵列的实例存储器装置100。存储器装置100还可称为电子存储器设备。图1是存储器装置100的各种组件及特征的说明图。因而，应了解，存储器装置100的组件及特征经展示以说明功能相互关系，而非其在存储器装置100内的实际物理位置。

在图1的说明性实例中，存储器装置100包含三维(3D)存储器阵列102。3D存储器阵列102包含可编程以存储不同状态的存储器单元105。在一些实施例中，每一存储器单元105可编程以存储表示为逻辑0及逻辑1的两个状态。在一些实施例中，存储器单元105可经配置以存储两个以上逻辑状态(例如多电平单元)。在一些实施例中，存储器单元105可包含自选择存储器单元。应理解，存储器单元105还可包含另一类型的存储器单元，例如3D XPoint

3D存储器阵列102可包含彼此上下叠置的两个或更多个二维(2D)存储器阵列(例如包含两个或更多个存储器单元层面及阵列电极的阵列层)。此可比单个2D阵列增加可放置或产生于单个裸片或衬底上的存储器单元的数目，其又可降低生产成本或提高存储器装置的性能或两者。在图1所描绘的实例中，存储器阵列102包含存储器单元105的两个层级(例如存储器单元105-a及存储器单元105-b)且因此可被视作3D存储器阵列；然而，层级的数目可不限于为2个，且其它实例可包含额外层级(例如4个层级、8个层级、16个层级、32个层级)。每一层级可经对准或定位使得存储器单元105可跨每一层级彼此(完全、重叠或大致)对准以因此形成存储器单元堆叠145。在一些情况中，存储器单元层级可称为存储器单元层面。

在一些实施例中，每一行存储器单元105连接到字线110，且每一列存储器单元105连接到位线115。字线110及位线115两者还可统称为存取线。此外，存取线可充当存储器装置100的层面处的一或多个存储器单元105(例如存取线下方的存储器单元105)的字线110及存储器装置的另一层面处的一或多个存储器单元105(例如存取线上方的存储器单元105)的位线115。因此，在不失理解或操作的情况下，参考字线及位线或其类似物可互换。字线110及位线115可基本上彼此垂直且可支持存储器单元阵列。

一个存储器单元105一般可定位于两个存取线(例如字线110及位线115)的相交点处。此相交点可称为存储器单元105的地址。目标存储器单元105可为定位于通电(例如激活)字线110与通电(例如激活)位线115的相交点处的存储器单元105；即，可使字线110及位线115两者通电以读取或写入其相交点处的存储器单元105。与相同字线110或位线115电子通信(例如，连接到相同字线110或位线115)的其它存储器单元105可称为非目标存储器单元105。

如图1中所展示，存储器单元堆叠145中的两个存储器单元105可共享共同导电线，例如位线115。即，位线115可与上存储器单元105-b及下存储器单元105-a耦合。其它配置可能可行，例如，第三层(未展示)可与上存储器单元105-b共享字线110。

在一些情况中，电极可将存储器单元105耦合到字线110或位线115。术语电极可指代电导体，且可包含提供存储器装置100的元件或组件之间的导电路系统径的迹线、导线、导电线、导电层或类似物。因此，术语电极在一些情况中可指代存取线(例如字线110或位线115)及在一些情况中可指代用作存取线与存储器单元105之间的电触点的额外导电元件。在一些实施例中，存储器单元105可包括定位于第一电极与第二电极之间的硫属化物材料。第一电极可将硫属化物材料耦合到字线110，且第二电极将硫属化物材料耦合到位线115。第一电极及第二电极可为相同材料(例如碳)或不同材料。在其它实施例中，存储器单元105可与一或多个存取线直接耦合，且可省略除存取线之外的电极。

可通过激活或选择字线110及数字线115来对存储器单元105执行例如读取及写入的操作。激活或选择字线110或数字线115可包含施加电压到相应线。字线110及数字线115可由导电材料制成，例如金属(例如铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti))、金属合金、碳、导电掺杂半导体或其它导电材料、合金、化合物或类似物。

在一些架构中，单元的逻辑存储装置(例如CBRAM单元中的电阻组件、FeRAM单元中的电容组件)可通过选择组件来与数字线电隔离。字线110可连接到选择组件且可控制选择组件。例如，选择组件可为晶体管且字线110可连接到晶体管的栅极。替代地，选择组件可为可变电阻组件，其可包括硫属化物材料。激活字线110导致存储器单元105的逻辑存储装置与其对应数字线115之间的电连接或闭合电路。接着，可存取数字线以读取或写入存储器单元105。在选择存储器单元105之后，可使用所得信号来确定所存储的逻辑状态。在一些情况中，第一逻辑状态可对应于无电流或通过存储器单元105的微弱电流，而第二逻辑状态可对应于有限电流。

在一些情况中，存储器单元105可包含具有两个端子的自选择存储器单元，且可省略单独选择组件。因而，自选择存储器单元的一个端子可电连接到字线110且自选择存储器单元的另一端子可电连接到数字线115。

可通过行解码器120及列解码器130来控制存取存储器单元105。例如，行解码器120可从存储器控制器140接收行地址且基于所接收的行地址来激活适当字线110。在一些情况中，行解码器120可包含用于选择3D存储器阵列102的特定层面的多组TFT。例如，行解码器120可包含与下层面(例如包含存储器单元105-a的存储器层面)相关联以选择下层面的第一组TFT及与上层面(例如包含存储器单元105-b的存储器层面)相关联以抑制(例如取消选择)上层面的第二组TFT。在一些情况中，TFT可共置于包含3D存储器阵列102的阵列层中。在一些情况中，定位于阵列层中的TFT可与行解码器120耦合，行解码器120可定位于3D存储器阵列102定位于其上方的衬底中。类似地，列解码器130可从存储器控制器140接收列地址且激活适当数字线115。在一些情况中，类似于行解码器120，列解码器130可包含用于选择3D存储器阵列102的特定层面的另外多组TFT。例如，存储器阵列102可包含标记为WL_1到WL_M的多个字线110及标记为DL_1到DL_N的多个数字线115，其中M及N取决于阵列大小。因此，可通过激活字线110及数字线115(例如WL_2及DL_3)来存取其相交点处的存储器单元105。

在存取之后，可由感测组件125读取或感测存储器单元105以确定存储器单元105的存储状态。例如，可施加电压到存储器单元105(使用对应字线110及位线115)，且存在所得电流通过存储器单元105可取决于存储器单元105的施加电压及阈值电压。在一些情况中，可施加一个以上电压。另外，如果施加电压未导致电流流动，那么可施加其它电压，直到由感测组件125检测到电流。可通过评估导致电流流动的电压来确定存储器单元105的存储逻辑状态。在一些情况中，电压可量值斜升，直到检测到电流流动。在其它情况中，可循序施加预定电压，直到检测到电流。同样地，可施加电流到存储器单元105且产生电流的电压的量值可取决于存储器单元105的电阻或阈值电压。

在一些情况中，存储器单元105(例如自选择存储器单元)可包括硫属化物材料。自选择存储器单元的硫属化物材料可在自选择存储器单元操作期间保持非晶状态。在一些情况中，操作自选择存储器单元可包含施加各种形状的编程脉冲到自选择存储器单元以确定自选择存储器单元的特定阈值电压，即，可通过改变编程脉冲的形状来修改自选择存储器单元的阈值电压，其可更改非晶状态中的硫属化物的局部组成。可通过施加各种形状的读取脉冲到自选择存储器单元来确定自选择存储器单元的特定阈值电压。例如，当读取脉冲的施加电压超过自选择存储器单元的特定阈值电压时，有限量电流可流动通过自选择存储器单元。类似地，当读取脉冲的施加电压小于自选择存储器单元的特定阈值电压时，无可观电流量可流动通过自选择存储器单元。

在一些实施例中，感测组件125可通过检测电流或无电流流动通过所选择的存储器单元105来读取存储于存储器单元105中的信息。以此方式，存储器单元105(例如自选择存储器单元)可基于与硫属化物材料相关联的阈值电压电平(例如两个阈值电压电平)来存储一位数据，其中电流流动通过存储器单元105时的阈值电压电平指示由存储器单元105存储的逻辑状态。在一些情况中，存储器单元105可展现特定数目个不同阈值电压电平(例如三个或更多个阈值电压电平)以借此存储一个以上位数据。

感测组件125可包含各种晶体管或放大器以检测及放大与所感测的存储器单元105相关联的信号差，其可称为锁存。接着，存储器单元105的检测逻辑状态可通过列解码器130输出为输出135。在一些情况中，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可连接到列解码器130或行解码器120或与列解码器130或行解码器120电子通信。图1还展示布置感测组件125-a(呈虚线框)的替代选项。所属领域的一般技术人员应了解，感测组件125可在不失其功能用途的情况下与列解码器或行解码器相关联。

可通过类似地激活相关字线110及数字线115来设置或写入存储器单元105，且可将至少一个逻辑值存储于存储器单元105中。列解码器130或行解码器120可接受写入到存储器单元105的数据，例如输入/输出135。

在一些存储器架构中，存取存储器单元105会使所存储的逻辑状态降级或损毁，且可执行重写或刷新操作以使存储器单元105恢复到原始逻辑状态。例如，在DRAM中，可在感测操作期间使电容器部分或完全放电以破坏所存储的逻辑状态，因此可在感测操作之后重写逻辑状态。另外，在一些存储器架构中，激活单个字线110会导致行(例如与字线110耦合)中的所有存储器单元放电；因此，可能需要重写行中的若干或所有存储器单元105。但在非易失性存储器(例如自选择存储器、PCM、CBRAM、FeRAM或与非(NAND)存储器)中，存取存储器单元105不会损毁逻辑状态，因此，存储器单元105可无需在存取之后重写。

存储器控制器140可通过各种组件(例如行解码器120、列解码器130及感测组件125)来控制存储器单元105的操作(例如读取、写入、重写、刷新、放电)。在一些情况中，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共置。存储器控制器140可产生行及列地址信号以激活所要字线110及数字线115。存储器控制器140还可产生及控制操作存储器装置100期间所使用的各种电压或电流。一般来说，本文中所讨论的施加电压或电流的振幅、形状、极性及/或持续时间可经调整或变动且可因操作存储器装置100中所讨论的各种操作而不同。此外，可同时存取存储器阵列102内的一个、多个或所有存储器单元105；例如，可在其中将所有存储器单元105或存储器单元105的群组设置为单个逻辑状态的复位操作期间同时存取存储器阵列102的多个或所有单元。

在一些情况中，可同时形成下字线110(图1中标记为WL_B1)、上字线110(图1中标记为WL_T1)及任何数目个额外层处的线(未展示)。此外，下字线110及上字线110两者可安置(形成)于最初包括相同电介质材料的层中，且单个通路图案可用于同时形成其相应层处的下层级字线110及上层级字线110的一或多个处理步骤，例如移除电介质材料的部分及使其由导电材料替换。类似地，下存储器单元105(例如图1中说明为实心黑圆的存储器单元105-a)可与上存储器单元105(例如图1中说明为白圆的存储器单元105-b)及存储器单元的任何数目个额外层面处的存储器单元105(未展示)同时形成。在一些情况中，3D存储器阵列102可定位于包含各种电路系统(例如行解码器120、感测组件125、列解码器130或类似物)的衬底上方。

图2说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的3D存储器阵列202的实例。3D存储器阵列202可为参考图1所描述的存储器阵列102或包含两个或更多个存储器单元层面的3D存储器装置的部分的实例。3D存储器阵列202可包含定位于衬底204上方的存储器单元的第一阵列或层面205-a及第一阵列或层面205-a的顶部上的存储器单元的第二阵列或层面205-b。3D存储器阵列202还可包含字线110-a及字线110-b及位线115-a，其可为参考图1所描述的线110及位线115的实例。如同图2中所描绘的说明性实例，第一层面205-a及第二层面205-b的存储器单元可各自包含自选择存储器单元。在一些实例中，第一层面205-a及第二层面205-b的存储器单元可各自包含可适合于交叉点架构的另一类型的存储器单元，例如CBRAM单元或FeRAM单元。尽管图2中所包含的一些元件是用数字指示符标记，其它对应元件未标记，但其是相同的或应被理解为类似的以试图提高描绘特征的可见性及清晰度。

在一些情况中，第一层面205-a的存储器单元可各自包含第一电极215-a、硫属化物材料220-a及第二电极225-a。另外，第二层面205-b的存储器单元可各自包含第一电极215-b、硫属化物材料220-b及第二电极225-b。在一些实施例中，存取线(例如字线110、位线115)可包含电极层(例如保形层)来代替电极215或225且因此可包括多层存取线。在此类实施例中，存取线的电极层可与存储器材料(例如硫属化物材料220)介接。在一些实施例中，存取线(例如字线110、位线115)可与存储器材料(例如硫属化物材料220)直接介接，其之间无电极层或电极。

在一些实施例中，第一层面205-a及第二层面205-b的存储器单元可具有共同导电线，使得每一层面205-a及205-b的对应(例如沿y方向垂直对准)存储器单元可共享位线115或字线110，如参考图1所描述。例如，第二层面205-b的第一电极215-b及第一层面205-a的第二电极225-a两者可耦合到位线115-a，使得位线115-a由(沿y方向)垂直对准及相邻的存储器单元共享。

在一些实施例中，3D存储器阵列202可包含额外位线(未展示)，使得第二层面205-b的第一电极215-b可与额外位线耦合且第一层面205-a的第二电极225-a可与位线115-a耦合。额外位线可与位线115-a电隔离(例如，绝缘材料可插入于额外位线与位线115-a之间)。因此，第一层面205-a及第二层面205-b可分离且可彼此独立操作。在一些情况中，存取线(例如字线110或位线115)可包含用于每一交叉点处的相应存储器单元的选择组件(例如两端子选择器装置，其可配置为与存取线集成的一或多个薄膜材料)。因而，存取线及选择组件可一起形成充当存取线及选择组件两者的复合材料层。

在一些情况中，3D存储器阵列202的架构可称为交叉点架构的实例，因为存储器单元可形成于字线110与位线115之间的拓扑交叉点处，如图2中所说明。此交叉点架构可以比一些其它存储器架构更低的生产成本提供相对较高密度数据存储。例如，具有交叉点架构的存储器阵列可具有减小面积的存储器单元且由此可支持比一些其它架构提高的存储器单元密度。例如，与具有6F

尽管图2的实例展示两个存储器层面，但其它配置可包含任何数目个层面(例如4个层面、8个层面、16个层面、32个层面)。在一些实施例中，一或多个存储器层面可包含自选择存储器单元，其包含硫属化物材料220。在其它实施例中，一或多个存储器层面可包含FeRAM单元，其包含铁电材料。在其它实施例中，一或多个存储器层面可包含CBRAM单元，其包含金属氧化物或硫属化物材料。例如，硫属化物材料220可包含硫属化物玻璃，例如(例如)硒(Se)、碲(Te)、砷(As)、锑(Sb)、碳(C)、锗(Ge)及硅(Si)的合金。在一些实施例中，主要具有硒(Se)、砷(As)及锗(Ge)的硫属化物材料可称为SAG合金。

在一些情况中，3D存储器阵列202的线110-a、字线110-b及位线115-a可称为阵列电极。如本文中所描述，一组TFT可构造于阵列层中，使得TFT组的子组可与存储器阵列的层面(例如存储器单元205-a的第一层面、存储器单元205-b的第二层面)的阵列电极(例如字线110、位线115)耦合。在一些情况中，TFT组可与衬底204中的电路系统(例如阵列层下方的CMOS电路系统)耦合以促进电路系统的各种功能。例如，TFT组可基于来自电路的输入(例如与存取命令相关联的解码结果)来选择存储器阵列的特定层面(例如选择功能)且同时不选择存储器阵列的两个或更多个层面(例如抑制功能)。在一些情况中，TFT组可执行更高级功能(例如全解码功能)以分担原本可由电路系统实施的一或多个功能。

图3到6说明本公开的制造技术的各种方面。例如，各种横截面图可说明复合堆叠的一或多个埋藏目标层处产生TFT的特定结构(例如TFT的源极、漏极、栅极及沟道)的并行性质，每一目标层包括目标材料。如本文中所描述，在一些情况中，通路(例如存取通路)可用于产生目标埋藏层处的目标材料中的结构。各种俯视图可说明一组特定通路可如何用于产生TFT的各种结构。本文中所描述的制造技术可促进同时形成不同下层处的相同结构，例如TFT的栅极电极组或TFT的沟道材料元件组。因而，本文中所描述的制造技术可促进同时形成包含两个或更多个存储器单元层面的阵列层中的一组TFT，每一层面包括存取线(例如字线、位线、阵列电极)及存储器单元的3D交叉点结构。

图3A到3L说明根据本公开的示范性制造技术。图3A到3L描述用于同时构造两个或更多个TFT(例如可称为垂直TFT且其中电流在激活TFT时沿相对于水平衬底的垂直方向流动的TFT)的若干工艺步骤的方面。在一些情况中，此类TFT可制造于阵列层的插座区域中。在一些情况中，TFT可称为阵列电极驱动器。插座区域可指代其中可形成各种互连件(例如TFT与下伏电路系统(例如参考图2所描述的衬底204中的逻辑电路系统、行解码器120)之间的互连件、TFT与阵列电极(例如参考图2所描述的线110及/或位线115)之端之间的互连件)的阵列层的区域。图3A到3L包含插座区域的一部分的俯视图(例如插座区域的布局)以说明不同通路群组可用于同时构造TFT的各种结构。图3A到3L还包含插座区域的部分的横截面侧视图以说明用于同时构造TFT的若干工艺步骤期间的工艺特征的方面。

图3A说明可包含各种材料的数个不同层的堆叠305的横截面侧视图。在一些情况中，堆叠可称为复合堆叠。在一些情况中，堆叠305可定位于衬底(例如参考图2所描述的衬底204)上方。可基于诸多因素(例如存储器技术的所要种类(例如自选择存储器、FeRAM、CBRAM)、存储器单元层面的所要数目(例如两个或更多个存储器单元层面))来选择堆叠305的特定材料。如图3A的说明性实例中所描绘，堆叠305可包含适合于制造两个存储器单元层面(例如定位于衬底204上方的存储器单元的第一层面205-a及第一阵列或层面205-a的顶部上的存储器单元的第二阵列或层面205-b，如参考图2所描述)的初始层堆叠。

堆叠305可包含层310，其可为堆叠305的顶层。在一些实施例中，层310包含电介质材料。在一些实施例中，层310包含硬掩模材料，使得层310可称为硬掩模(HM)层。通路图案可由于(例如)光刻步骤而形成于层310中。在一些情况中，此光刻步骤可形成穿过堆叠305的顶层(例如层310)的第一组通路(例如图3B中所展示的第三群组的通路340-c)及第二组通路(例如图3B中所展示的第二群组的通路340-b)。

堆叠305还可包含层315。在图3A的说明性实例中，堆叠305包含两个层315(即，层315-a及层315-b)，但任何数目个层是可行的。在一些实施例中，层315可各自包含第一电介质材料(其还可称为D1)。如本文中所说明，每一层315可经修改以包含一组第一阵列电极(例如电极片或电极段、导电线、存取线、字线)。在一些情况中，每一层315可称为第一层、第一电极层或D1层。

堆叠305还可包含层320。在图3A的说明性实例中，堆叠305包含两个层320(即，层320-a及层320-b)，但任何数目个层320是可行的。在一些实施例中，每一层320可包括占位材料，其稍后可被部分移除且由所要材料(例如存储器材料、栅极电极材料、半导体材料)替换。在一些实施例中，每一层320可最初包括存储器材料，其可经处理以形成一或多个存储器元件。在一些情况中，层320可称为第二层、存储器层或DM层。

堆叠305还可包含层325。在图3A的说明性实例中，堆叠305包含单个层325，但任何数目个层325是可行的。在一些实施例中，每一层325可包含第二电介质材料(其可称为D2)。如本文中所说明，层325可经修改以包含一组第二阵列电极(例如电极片、导电线、存取线、位线)。在一些情况中，每一层325可称为第三层、第二电极层或D2层。

堆叠305可包含层330。在一些情况中，层330可包含蚀刻停止材料以经受本文中所描述的各种蚀刻工艺。在一些情况中，层330可包含与层310相同的硬掩模材料，或可包含不同材料。在一些情况中，层330可提供相对于形成于衬底(例如参考图2所描述的衬底204)中的电路或其它结构的缓冲层或可位于层330下方的其它层(未展示)。在一些情况中，层330可提供相对于制造于早先处理步骤中的一或多个存储器单元层面的缓冲层。

图3B说明其中可构造包含两个或更多个TFT(例如垂直TFT)的插座区域的堆叠305的俯视图，如本文中所描述。图3B说明呈阵列图案的一组通路340(描绘为白色、灰色或交叉影线方形)。图3B还说明可使用不同通路群组(例如第一群组的通路340-a、第二群组的通路340-b、第三群组的通路340-c)来同时形成于堆叠305内的各种结构。例如，图3B说明一组阵列电极350、一组电极片355(描绘为暗阴影矩形)及一组栅极电极360(俯视图中描绘其中一者)，其中每一者可形成于工艺序列的不同结处以构造TFT。

如别处所描述，可使用第一通路子组(例如第一群组的通路340-a)来构造一组阵列电极350(例如阵列电极350-c及350-d)。此外，可使用第二通路子组(例如描绘为灰色方形的第二群组的通路340-b)来构造电极片组(例如电极片355-b)。在一些情况中，电极片355-b可为第一层315-a处的TFT的第二电极(例如漏极)。在一些情况中，可通过使用第二群组的通路340-b在第一层(例如D1层315-a、D1层315-b)形成沟道(例如行中的一系列合并腔)来构造电极片，例如，沟道与第二群组的通路340-b对准。可使用电极材料(例如导电材料)来填充第一层处的沟道。随后，可形成对应于第二群组的通路340-b的一组电介质插塞以分离D1层315-a内的电极片与D1层315-b内的另一电极片。电介质插塞可延伸穿过填充第一层处的沟道的电极材料。

另外，可使用第三通路子组(例如第三群组的通路340-c)来构造一组栅极电极360，如本文中参考图3C到3F所描述。此外，可使用一或多个通路(例如描绘为交叉影线方形的通路，其包含通路340-d、通路340-e)来将阵列电极(例如阵列电极350-f)切分成两个或更多个分段。因此，在一些情况中，电极片(例如电极片355-b)可与单个阵列电极(例如阵列电极350-e)耦合。在一些情况中，电极片(因此其内所构造的一或多个TFT)可定位于单个阵列电极的两端之间。例如，电极片(例如电极片355-b)可大致定位于单个阵列电极(例如阵列电极350-e)的中间区域中。

在一些情况中，阵列电极350可为与阵列层的有源阵列区域中的一组存储器单元耦合的存取线(例如字线、位线、导电线)或可为存取线的部分。有源区域可指代其中存取线及存储器单元组形成存储器单元阵列的阵列层的区域。在一些情况中，可根据有源阵列区域中的交叉点架构来构造存储器单元阵列(例如存取线及存储器单元组)。以此方式，形成于阵列层的插座区域中的一组TFT可与阵列层的有源阵列区域中的阵列电极350(及因此与阵列电极350相关联的存储器单元组)耦合。

图3C到3F说明使用第三群组的通路340-c来形成堆叠305内的TFT的一组栅极电极360的制造技术。在一些情况中，在层320处形成一组栅极电极360之前，一组阵列电极350及一组电极片355可已形成于堆叠305内。

图3C说明使用第三群组的通路340-c来形成通路孔之后的横穿图3B中所展示的虚线AA的堆叠305的横截面侧视图。横截面侧视图可对应于包含通路340-f的电极片(例如图3B中所展示的电极片355-a)的一部分。图3C中所描绘的电极片(例如图3C中所展示的电极片355-c及355-d)可先前已形成于D1层中。使用不同于图3A的原始D1层(例如层315-a、层315-b)的阴影图案来描绘图3C的电极片355-c及355-d以指示图3C中所展示的D1层的部分已由形成一组电极片355的电极材料替换。图3C还说明可对应于通路孔(例如对应于包含于第三群组的通路340-c中的通路340-f的通路孔)的横截面侧视图的开口341。

在一些情况中，光刻步骤可将通路340的形状转印到堆叠305上。在一些情况中，光刻步骤可包含在层310的顶部上形成具有通路340的形状(例如由通路340内的光致抗蚀剂材料的缺失界定)的光致抗蚀剂层(未展示)。在一些实例中，可在光刻步骤之后进行蚀刻处理步骤以将通路340的形状转印到层310上，使得建立于层310内的通路340的形状可在后续处理步骤期间重复用作存取通路，即，包含通路340的形状的层310可充当提供通路340的形状中的存取通路用于后续处理步骤的硬掩模层。

在一些情况中，各向异性蚀刻工艺步骤可形成穿过堆叠305的开口341且开口341的宽度可与通路(例如通路340-f)的宽度基本上相同。各向异性蚀刻步骤可通过将蚀刻剂(例如一或多个化学元素的混合物)施加于目标材料来沿一个方向(例如相对于衬底的正交方向)移除目标材料。此外，蚀刻剂可展现仅针对目标材料(例如层310处的硬掩模材料)的移除同时保留暴露于蚀刻剂的其它材料(例如光致抗蚀剂)的选择性(例如化学选择性)。当移除一或多层材料(例如D1层315处的第一电介质材料、DM层320处的占位材料、D2层325处的第二电介质材料)时，各向异性蚀刻步骤可在单个各向异性蚀刻步骤期间使用一或多个蚀刻剂。在一些情况中，各向异性蚀刻步骤可使用展现希望移除材料群组(例如氧化物及氮化物)同时保留暴露于蚀刻剂的其它材料群组(例如金属)的选择性的蚀刻剂。

图3D说明使用已形成于堆叠305内的通路孔(例如开口341)(如参考图3C所描述)来执行至少一蚀刻工艺步骤及沉积工艺步骤之后的横穿虚线AA的堆叠305的横截面侧视图。

在一些情况中，蚀刻工艺步骤可包含可沿所有方向移除目标材料的各向同性蚀刻步骤。在一些情况中，各向同性蚀刻步骤可施加展现仅针对目标材料(例如DM层320中的占位材料)的移除同时保留暴露于蚀刻剂(例如一或多个化学元素的混合物)的其它材料(例如电极片355-c或355-d的电极材料、D2层的第二电介质材料、HM层的硬掩模材料)的选择性(例如化学选择性)的蚀刻剂。当移除一或多层材料时，各向同性蚀刻步骤可在单个各向同性蚀刻步骤期间采用不同蚀刻剂。在一些情况中，可在第一电介质材料与堆叠中的至少一其它材料之间化学选择各向同性蚀刻剂(例如用于各向同性蚀刻步骤中的蚀刻剂)。以此方式，蚀刻工艺步骤可在每一DM层内形成一系列腔，例如对应于第三群组的通路340-c的一系列腔342。当叠合腔(例如相邻腔，例如腔342-a及DM层320-a内的下一腔(未展示))完全重叠时，叠合腔可合并以形成DM层处的沟道。以此方式，可在可与第一组通路(例如图3B中所展示的第三群组的通路340-c)对准的第二层(例如层320-a、层320-b)处形成沟道。

仍参考图3D，可在蚀刻工艺步骤之后进行沉积工艺步骤以在腔342(因此沟道)及通路孔(例如开口341)的表面上形成一层绝缘材料(例如绝缘层365)。在一些情况中，绝缘层365可与跨至少两个层(例如跨电极片355-c及凹进DM层320-a及接着D2层325)的不均匀表面保形(例如维持基本上相同厚度)。在一些情况中，绝缘层365可促进交越区域形成，如本文中所描述。在一些情况中，沉积工艺步骤可形成与沟道保形的绝缘层365。

图3E说明完成至少一沉积工艺步骤之后的横穿虚线AA的堆叠305的横截面侧视图。沉积工艺步骤可基于使用通路孔(例如已由参考图3D所描述的绝缘层365部分填充的开口341)形成绝缘层365来填充已形成于DM层(例如DM层320-a及320-b)处的沟道。在一些情况中，沉积工艺步骤可沉积电极材料361。电极材料361可形成一组栅极电极360。在一些情况中，电极材料361可包含多晶硅、耐火金属元素(例如钨、钛、钽)或其氮化物或其组合。在一些情况中，可通过使用化学机械抛光(CMP)工艺步骤或回蚀工艺步骤来移除可存在于HM层310上方的额外电极材料361。

图3F说明使用第三群组的通路340-c来从通路孔移除电极材料361的至少一蚀刻工艺步骤之后的横穿虚线AA的堆叠305的横截面侧视图。图3F还说明可对应于通路孔(例如对应于包含于第三群组的通路340-c中的通路340-f的通路孔)的横截面侧视图的开口341-a。在一些情况中，各向异性蚀刻工艺步骤可形成开口341-a且开口341-a的宽度可与通路(例如通路340-f)的宽度基本上相同。由于各向异性蚀刻工艺步骤从通路孔移除电极材料361，DM层内的电极材料(例如DM层320-a内的电极材料361-a)可与另一DM层内的电极材料(例如DM层320-b内的电极材料361-b)分离。以此方式，两个或更多个栅极电极(例如一组栅极电极360)可同时形成于堆叠305内。

图3G说明使用已形成于堆叠305内的通路孔(例如开口341-a)来执行至少一蚀刻工艺步骤及沉积工艺步骤(如参考图3F所描述)之后的横穿虚线AA的堆叠305的横截面侧视图。

在一些情况中，蚀刻工艺步骤可包含选择性各向同性蚀刻步骤，其可选择性移除电极材料361，同时保留暴露于各向同性蚀刻工艺的堆叠305的其余部分。由于各向同性蚀刻步骤，可使DM层内的电极材料361(例如电极材料361-a及361-b)凹进，如图3G中所展示。在一些情况中，各向同性蚀刻可移除栅极电极(例如包括电极材料361的栅极电极360)的一部分以在第二层(例如层320)处形成腔。在一些情况中，蚀刻工艺步骤还可包含各向异性蚀刻步骤，其选择性移除层330的一部分(例如层330处的硬掩模材料)以产生穿过层330的孔(例如层330处的开口341-b)。在一些情况中，开口341-b的宽度可与开口341-a的宽度基本上相同。开口341-b可与可为逻辑电路系统层的部分的导电元件385耦合。例如，导电元件385可表示衬底中的电路系统(例如构造于衬底204中之行解码器120)的节点。在另一实例中，导电元件385可与行解码器120的节点(例如其中存在选择信号的节点)耦合以激活阵列层的一或多个层面。

仍参考图3G，沉积步骤可使用通路(例如通路孔341-a)来形成电极材料361的暴露表面上方的氧化物材料370。以此方式，可在第二层(例如层320)处的腔中形成氧化物材料370，其中氧化物材料370可与包括电极材料361的栅极电极360接触。在一些情况中，氧化物材料370可称为可存在于TFT的栅极电极与有源沟道区域之间的栅极氧化物。沉积步骤可为可经配置以仅在电极材料361的暴露表面上方形成氧化物材料370的一种选择性氧化步骤或选择性沉积步骤。

图3H说明使用已形成于堆叠305内的通路孔(例如开口341-a)来执行至少一第一蚀刻工艺步骤、沉积工艺步骤及第二蚀刻工艺步骤(如参考图3G所描述)之后的横穿虚线AA的堆叠305的横截面侧视图。第一蚀刻工艺步骤可包含各向同性蚀刻步骤，其移除电极片355(例如TFT的第二电极)的一部分，例如选择性移除通路孔341-a内的电极片355的暴露电极材料。各向同性蚀刻步骤可在第一层(例如层315)处形成一或多个腔。

随后，可形成欧姆材料375以填充通路孔341-a及与通路孔341-a相关联的空间(例如腔)，例如通过移除电极片355的部分所产生的D1层(例如层315)处的腔、通过移除电极材料361所产生的DM层(例如层320)处的空间。因此，欧姆材料375可与第二电极(例如电极片355)接触。在一些情况中，欧姆材料375可提供电极材料(例如电极片355-c或355-d)与稍后将形成的半导体材料(例如参考图3I所描述的半导体材料380)之间的欧姆接触。

欧姆材料可为经配置以提供导电材料(例如电极片355-c或355-d)与半导体材料(例如半导体材料380)(其具有双向均匀或至少基本上均匀的电阻)之间的电流路径的材料。即，从导电材料通过欧姆材料而到半导体材料的电流路径可展现与从半导体材料通过过渡材料而到欧姆材料的电流路径相同或基本上相同的电阻。因此，欧姆材料可避免导电材料(例如电极片355-c或355-d)与半导体材料(例如半导体材料380)之间的整流结或其它非欧姆或定向接触或电流路径。在一些情况中，欧姆材料375可称为过渡材料。欧姆材料375可包含各种化合物，其包含过渡金属元素(例如钛、钴、镍、铜、钨、钽)。第二蚀刻工艺步骤可包含各向异性蚀刻步骤，其使用开口341-a来移除通路孔内沿垂直方向的欧姆材料375。以此方式，通路孔外的欧姆材料(例如欧姆材料375-a、欧姆材料375-b)可保持完整。

图3I说明使用已形成于堆叠305内的通路孔(例如开孔341-a)来执行至少一第一蚀刻工艺步骤、第一沉积工艺步骤、第二蚀刻工艺步骤及第二沉积步骤(如参考图3H所描述)之后的横穿虚线AA的堆叠305的横截面侧视图。第一蚀刻工艺步骤可包含各向同性蚀刻步骤，其选择性移除暴露于开口341-a内的欧姆材料375的部分(例如D1层处的欧姆材料375-a、DM层处的欧姆材料375-b的一部分)。以此方式，各向同性蚀刻步骤可形成跨越第一层(例如层315)及第二层(例如层320)的腔。第一蚀刻工艺步骤还可包含选择性移除由于移除欧姆材料375的部分而暴露的绝缘层365的蚀刻步骤。第一沉积工艺步骤可使用半导体材料380来填充通路孔(例如开口341-a)及由第一蚀刻工艺步骤产生的空间(例如跨越第一层及第二层的腔)。第二蚀刻工艺步骤可使用开口341-a来移除通路孔内沿垂直方向的半导体材料380。第二沉积步骤可在通路孔内的半导体材料380的暴露表面上方选择性形成绝缘材料390，使得绝缘材料390可与半导体材料380接触。在一些情况中，可基于第二栅极效应来确定绝缘材料390的厚度(例如用于避免第二栅极效应)。

图3J说明使用已形成于堆叠305内的通路孔(例如开口341-a)来执行至少一第一蚀刻工艺步骤、沉积工艺步骤及第二蚀刻工艺步骤(如参考图3I所描述)之后的横穿虚线AA的堆叠305的横截面侧视图。第一蚀刻工艺步骤可包含各向异性蚀刻步骤，其选择性移除第三层(例如层325、D2层)的一部分以在其内产生腔。随后，沉积工艺步骤可使用欧姆材料375(例如欧姆材料375-e)来填充通路孔及腔。第二蚀刻工艺步骤可从通路孔沿垂直方向移除欧姆材料375，使得欧姆材料(例如欧姆材料375-e)保留于第三层处的腔中。第三层处的剩余欧姆材料(例如欧姆材料375-e)可与第三电极(例如参考图3K及3L所描述的导电插塞396)接触。

图3K说明使用已形成于堆叠305内的通路孔(例如开口341-a)来执行至少一沉积工艺步骤(如参考图3J所描述)之后的横穿虚线AA的堆叠305的横截面侧视图。沉积工艺步骤可使用电极材料395来填充通路孔。在一些情况中，电极材料395可为与电极片355或阵列电极350相同的电极材料。由于使用电极材料395来填充通路孔(例如形成导电插塞396)，导电元件385(例如与逻辑电路系统层相关联的节点)可与欧姆材料375-e耦合，欧姆材料375-e与半导体材料380-a接触。通过氧化物材料370-a来与栅极电极360(例如与氧化物材料370-a接触的栅极电极360)的电极材料361-a进一步耦合的半导体材料380-a可形成有源沟道以使电流基于施加于栅极电极360的电压来流动。另外，半导体材料380-a与欧姆材料375-a接触，欧姆材料375-a与电极片355-c接触。

因而，图3K可说明构造于包括堆叠305的阵列层的插座区域中的TFT(例如两个垂直TFT 335-a及335-b)的横截面侧视图。导电插塞396(例如由电极材料395填充的通路孔)可充当TFT的共源极，例如延伸穿过第三层(例如层325)的第三电极。导电插塞396可进一步与导电元件385(例如与逻辑电路系统相关联的节点)耦合。包围导电插塞396的半导体材料380-a可充当上TFT 335-a的有源沟道。类似地，包围导电插塞396的半导体材料380-b可充当下TFT 335-b的有源沟道。与半导体材料380-a耦合(例如通过欧姆材料375-a)的电极片355-c可充当上TFT 335-a的漏极。类似地，与半导体材料380-b耦合(例如通过欧姆材料375-d)的电极片355-d可充当下TFT 335-b的漏极。

在一些情况中，图3K(鉴于图3L)描绘第一层(例如D1层315)处的欧姆材料375-a，其中欧姆材料375-a包围第一层处的半导体材料380-a且与第一层处的半导体材料380-a接触。图3K还描绘插入于导电插塞396与半导体材料380-a之间的绝缘材料390-a。此外，图3K描绘第三层(例如D2层325)处的欧姆材料(例如欧姆材料375-e)的一部分，其中欧姆材料375-e与半导体材料380-a接触，使得导电插塞396可与半导体材料380-a耦合。在一些情况中，欧姆材料375-e可包围导电插塞396。

图3K描绘电流路径345以说明TFT的一些操作方面。例如，导电元件385处的第一信号(例如来自逻辑电路系统的选择信号)可提供第一电压(例如0V)到导电插塞(例如上TFT335-a及下TFT 335-b两者的共源极)。此外，施加于栅极电极(例如包含电极材料361-a的上栅极电极360)的第二电压(例如1V)可大于TFT的阈值电压(例如0.2V)以形成半导体材料380-a内的导电路系统径(例如有源沟道区域)。此外，可将第三电压(例如0.5V)施加于电极片355-c(例如上TFT 335-a的漏极)，使得电流可从TFT的源极(例如与逻辑电路系统的节点耦合的导电插塞396)流动到TFT的漏极(例如与阵列电极(即，字线)耦合的电极片355-c)，其指示为上电流路径345-a。类似地，可在将第二电压施加于包含电极材料361-b的下栅极电极且将第三电压施加于电极片355-d(例如下TFT 335-b的漏极)时建立下电流路径345-b。在一些情况中，与TFT相关联的电压(例如第一电压、第二电压、第三电压)可彼此不独立，例如在TFT执行解码功能或选择功能期间。在一些情况中，如果存在分离电路(例如将电压驱动到TFT的电路、传导电流的激活存储器单元)，那么与TFT相关联的电压可彼此独立。

图3K中所说明的TFT可描绘字线插座区域，因为D1层中的电极片355可与构建于D1层中的阵列电极(例如字线)耦合。此外，图3K中所说明的TFT可操作以激活或撤销激活构成堆叠305的阵列层的主动单元区域中的两个存储器单元层面的一者。在一些情况中，可通过导电路系统径(例如有源沟道区域)来将TFT的漏极(例如连接到电极片355-c的上TFT 335-a的漏极)驱动到与存在于导电元件385处的电压相关的电压，如本文中所描述。

图3L说明包含两个或更多个TFT(例如垂直TFT)(其包括所有栅极、源极及漏极电极)的堆叠305的俯视图。图3L还说明形成阵列层的插座区域(例如字线插座区域)的各种结构。例如，图3L说明本文中所描述的一组阵列电极350、一组电极片355(描绘为暗阴影矩形)及一组栅极电极360。

例如，图3L描绘延伸穿过堆叠305的导电插塞396(例如经电极材料395填充的通路孔341-a)的俯视图，堆叠305包括第一层(例如D1层315)、第二层(例如DM层320)及第三层(例如D2层325)。可使用共享于两组通路之间的通路(例如共享于第二群组的通路340-b与第三群组的通路340-c之间的通路340-f，如参考图3B所描述)来形成导电插塞396。图3L进一步描绘第一层(例如D1层315)及第二层(例如DM层320)处的半导体材料380-a，其中半导体材料380-a包围导电插塞396。图3L还描绘位于第二层(例如DM层320)处且与半导体材料380-a接触的氧化物材料370-a。另外，图3L描绘第二层(例如DM层320)处的栅极电极360-a。包括电极材料361-a的栅极电极360-a与氧化物材料370-a接触，还如图3K中所描绘。在一些情况中，半导体材料380-a、氧化物材料370-a及电极材料361-a的组合可在TFT(例如垂直TFT)的半导体材料380-a内形成有源沟道，其中电流可基于施加于栅极电极360-a的电压来流动通过有源沟道。

在一些情况中，图3L描绘第一层(例如D1层315)处的欧姆材料(例如欧姆材料375-a)的一部分，其中欧姆材料375-a与半导体材料380-a接触且包围导电插塞396，还如图3K中所展示。图3L还描绘插入于导电插塞396与半导体材料380-a之间的绝缘材料390-a。

图4A到4AA说明根据本公开的示范性制造技术。图4A到4AA描述用于同时构造两个或更多个TFT(例如可称为平面TFT且其中电流在激活TFT时沿相对于水平衬底的水平(平行)方向流动的TFT)的若干工艺步骤的方面。在一些情况中，可在阵列层的插座区域中制造此类TFT，如本文中所描述。在一些情况中，TFT可称为阵列电极驱动器。图4A到4AA包含插座区域的一部分的俯视图(例如插座区域的布局)以说明可使用不同通路群组来同时构造TFT的各种结构。图4A到4AA还包含插座区域的部分的横截面侧视图以说明用于同时构造TFT的若干工艺步骤期间的工艺特征的方面。

图4A到4AA说明用于构造复合堆叠(例如参考图3A到3L所描述的用于构造垂直TFT的堆叠305)中的平面TFT的示范性制造技术。因而，复合堆叠可用于构造阵列层的插座区域中的垂直TFT或平面TFT或两者。如本文中所描述，复合堆叠还可用于构造阵列层的有源阵列区域中的存储器单元的3D交叉点阵列及相关联电极。以此方式，复合堆叠可提供构造各自包含存储器单元层面及电极的阵列层，其中电极(因此存储器单元)可进一步与TFT(例如垂直TFT、水平TFT、垂直TFT及水平TFT的组合)耦合。

图4A说明其中可构造包含两个或更多个TFT(例如水平TFT)的插座区域的堆叠405的俯视图，如本文中所描述。堆叠405可为参考图3A到3L所描述的堆叠305的实例。图4A说明呈阵列图案的一组通路440(描绘为白色、灰色或交叉影线方形)。一组通路440可形成为穿过包含第一层(例如堆叠305的层315)及第二层(例如堆叠305的层320)的堆叠405的顶层(例如堆叠305的层310)。一组通路440可为参考图3A到3L所描述的一组通路340的实例。图4A还说明可使用不同通路群组(例如第一群组的通路440-a、第二群组的通路440-b)来同时形成于堆叠405内的各种结构。例如，图4A说明一组阵列电极450(其可为参考图3A到3L所描述的阵列电极350的实例)及一组栅极电极460(其可为参考图3A到3L所描述的栅极电极360的实例)，其中每一者可形成于工艺序列的不同结处以构造TFT。

如别处所描述，可使用第一通路子组(例如第一群组的通路440-a)来构造一组阵列电极450(例如阵列电极450-a及450-b)。在一些情况中，阵列电极可充当TFT的第三电极。另外，可使用第二通路子组(例如第二群组的通路440-b)来构造一组栅极电极460(例如栅极电极460-a)，如本文中参考图3C到3F所描述。

在一些情况中，可使用可形成腔(例如对应于通路440-z的腔442-z)的通路(例如描绘为灰色方形的通路，其包含通路440-z)来将阵列电极450的子组(例如阵列电极450-b、阵列电极450-c)切分成若干分段。随后，蚀刻工艺步骤可移除暴露于腔内的阵列电极450的部分以将阵列电极450的子组切分成两个或更多个分段。如本文中参考图4Y所描述，切分阵列电极的子组可促进形成于插座区域中的TFT子组驱动单个阵列电极(例如阵列电极450-a、阵列电极450-d)。在一些情况中，TFT子组可定位于单个阵列电极的两端之间。例如，TFT子组可大致定位于单个阵列电极的中间区域中。

图4B说明使用第三通路群组(例如图4A中描绘为交叉影线方形的通路，其包含通路440-c及通路440-d)来形成通路孔(例如对应于通路440-d的开口441-d)之后的横穿图4A中所展示的虚线AA的堆叠405的横截面侧视图。横截面侧视图可对应于包含栅极电极460-a及460-b的插座区域的一部分。电极材料461(其可为参考图3A到3L所描述的电极材料361的实例)可已事先形成于堆叠405的DM层中，如本文中所描述。图4B中所描绘的电极材料461对应于图4A中所描绘的栅极电极460，例如，电极材料461-a形成栅极电极460-a，电极材料461-b形成栅极电极460-b。图4B说明绝缘层465(其可为参考图3A到3L所描述的绝缘层365的实例)部分包围电极材料461。在一些情况中，蚀刻工艺(例如各向异性蚀刻工艺)可移除暴露于形成通路孔的蚀刻工艺的绝缘层465的一部分。

图4C说明使用第三通路群组(例如图4A中描绘为交叉影线方形的通路，其包含通路440-c及通路440-d)来形成通路孔(例如开口441-d)之后的横穿图4A中所展示的虚线BB的堆叠405的横截面侧视图。图4C描绘与图4B中所描绘的工艺步骤相同的工艺步骤中的堆叠405的不同横截面侧视图以突显用于形成TFT的制造技术的各种方面。图4C的横截面侧视图还对应于包含栅极电极460-a及460-b的插座区域的部分。图4C说明绝缘层(例如绝缘层465-a)包围电极材料461-c(其可形成栅极电极460-b)，因为图4C的横截面侧视图中所捕获的绝缘层465在形成通路孔时保持完整，例如，各向异性蚀刻工艺可不到达绝缘层465-a。此外，图4C说明阵列电极450可已形成于堆叠405的D1层中，例如阵列电极450-d1、阵列电极450-d2。

图4D说明使用已形成于堆叠405内的通路孔(例如开口441-d)来执行至少一蚀刻工艺步骤及沉积工艺步骤(如参考图4A及4B所描述)之后的堆叠405的俯视图。另外，图4D描绘已使用特定通路(例如参考图4A所描述的通路440-z及对应腔442-z)来移除阵列电极的部分(例如阵列电极450-b、阵列电极450-c)。因此，一些阵列电极(例如阵列电极450-b、阵列电极450-c)可与阵列层的有源阵列区域中的阵列电极不相联。

图4E说明蚀刻工艺步骤及沉积工艺步骤之后的横穿图4D中所展示的虚线AA的堆叠405的横截面侧视图。类似地，图4F说明蚀刻工艺步骤及沉积工艺步骤之后的横穿图4D中所展示的虚线BB的堆叠405的横截面侧视图。以此方式，图4D到4F说明由于蚀刻工艺步骤及沉积工艺步骤而形成于堆叠405内的结构特征的各种方面。

在一些情况中，蚀刻工艺步骤可包含第一各向同性蚀刻工艺，其使用通路孔(例如开口441-d)来到达堆叠405的顶层(例如硬掩模层)下方的层。第一各向同性蚀刻工艺可选择性移除堆叠405内的D1层的第一电介质材料。第一各向同性蚀刻工艺可使暴露于通路孔中的其它材料(例如除D1层的第一电介质材料之外的材料)保持基本上未改变，例如绝缘层465、电极材料461、D2层中的第二电介质材料。由于第一各向同性蚀刻工艺，通路腔442(例如图4D中所描绘的对应于通路440-d的通路腔442-b、图4E及4F中所描绘的对应于通路440-d的通路腔442-c及通路腔442-d)可形成于D1层处。图4D说明通路腔(例如俯视图中描绘为浅灰色方形的通路腔442-a及通路腔442-b)可到达阵列电极450(例如阵列电极450-c、阵列电极450-d)以暴露D1层处的阵列电极450。

在一些情况中，蚀刻工艺还可包含第二各向同性蚀刻工艺，其可选择性移除D1层处的阵列电极450的部分，例如由于第一各向同性蚀刻工艺而暴露于第二各向同性蚀刻工艺的阵列电极450的部分。第二各向同性蚀刻工艺可使暴露于通路孔及通路腔中的其它材料(例如除D1层处的阵列电极450之外的材料)保持基本上未改变，例如绝缘层465、电极材料461、D1层处的第一电介质材料、D2层处的第二电介质材料。由于第二各向同性蚀刻工艺，图4F说明已移除阵列电极450的一部分(例如阵列电极450-d1、阵列电极450-d2)以形成(例如扩展)通路腔(例如通路腔442-c、通路腔442-d)。另外，图4D说明第二各向同性蚀刻工艺可移除阵列电极的部分，例如通路腔(例如通路腔442-a)与阵列电极(例如阵列电极450-c、阵列电极450-d)之间的重叠区域。

在一些情况中，蚀刻工艺还可包含第三各向同性蚀刻工艺，其可选择性移除暴露于通路孔及通路腔中的DM层处的绝缘层465。第三各向同性蚀刻工艺可使暴露于通路孔及通路腔中的其它材料(例如除绝缘层465之外的材料)保持基本上未改变，例如电极材料461、D1层中的第一电介质材料、D2层中的第二电介质材料、D1层处的阵列电极450。由于第三各向同性蚀刻工艺，电极材料461的部分可变成暴露于沉积工艺。

在一些情况中，沉积工艺步骤可在电极材料461的暴露表面上方选择性形成氧化物材料470(其可为参考图3A到3L所描述的氧化物材料370的实例)。在一些情况中，氧化物材料470可充当TFT的栅极氧化物。

在一些情况中，使用已用于形成TFT的栅极电极(例如栅极电极460-b)的第二群组的通路440-b的通路(例如通路440-d)，第二各向同性蚀刻工艺可在第一层处形成腔(例如腔442-c、腔442-d)以暴露栅极电极(例如电极材料461-b1、电极材料461-b2)的一部分。使用通路(例如通路440-d)，沉积工艺步骤可形成与栅极电极(例如电极材料461-b1、电极材料461-b2)接触的氧化物材料(例如氧化物材料470-e、氧化物材料470-f)。

图4G说明使用已形成于堆叠405内的通路孔(例如图4E中所展示的开口441-d)及通路腔(例如图4E及4F中所展示的通路腔442)来执行至少一沉积工艺步骤(如参考图4D到4F所描述)之后的堆叠405的俯视图。图4H说明沉积工艺步骤之后的横穿图4G中所展示的虚线AA的堆叠405的横截面侧视图。类似地，图4I说明沉积工艺步骤之后的横穿图4G中所展示的虚线BB的堆叠405的横截面侧视图。

在一些情况中，沉积工艺步骤可使用半导体材料480(其可为参考图3A到3L所描述的半导体材料380的实例)来填充通路孔及通路腔。图4G描绘由半导体材料480填充的通路腔(例如描绘为深灰色方形的通路腔442-a)的俯视图。图4H描绘半导体材料480可与氧化物材料470(例如栅极氧化物)接触。图4I描绘半导体材料480可填充腔且可与氧化物材料470(例如栅极氧化物)接触。

在一些情况中，使用已用于形成TFT的栅极电极(例如栅极电极460-b)的第二群组的通路440-b的通路(例如通路440-d)，沉积步骤可在腔(例如图4E及4F中所展示的腔442-c、腔442-d)中形成半导体材料(例如半导体材料480)，且半导体材料可与氧化物材料(例如氧化物材料470-e)接触。

图4J说明对已由半导体材料480填充的第三通路群组(例如图4J中描绘为交叉影线方形的通路，其包含通路440-c及通路440-d)执行至少一蚀刻工艺步骤及沉积工艺步骤(如参考图4G到4I所描述)之后的堆叠405的俯视图。图4K说明蚀刻工艺步骤及沉积工艺步骤之后的横穿图4J中所展示的虚线AA的堆叠405的横截面侧视图。类似地，图4L说明沉积工艺步骤之后的横穿图4J中所展示的虚线BB的堆叠405的横截面侧视图。

在一些情况中，蚀刻工艺可包含第一各向异性蚀刻工艺，其可沿垂直方向(例如相对于水平衬底的垂直方向)选择性移除通路孔(例如对应于第三通路群组的通路孔)内的半导体材料480。在一些情况中，蚀刻工艺可包含第二各向异性蚀刻工艺，其可选择性移除通路孔中的氧化物材料470。由于移除通路孔中的半导体材料480的蚀刻工艺，上D1层处的半导体材料(例如半导体材料480-a)可与下D1层处的半导体材料(例如半导体材料480-b)分离，如图4K中所展示。

在一些情况中，沉积工艺步骤可包含使用电介质材料(例如绝缘材料)来填充通路孔。在一些情况中，可使用CMP工艺或回蚀工艺来移除堆叠405的顶部上的额外电介质材料。图4K描绘由使上D1层处的半导体材料480-a与下D1层处的半导体材料480-b分离的电介质材料(例如电介质插塞444-a、电介质插塞444-b)填充的通路孔。第一层(例如堆叠405的D1层)处的半导体材料(例如半导体材料480-a)可包围电介质插塞(例如电介质插塞444-b)。此外，第二层(例如堆叠405的DM层)处的栅极电极(例如电极材料461-b1、电极材料461-b2)可包围电介质插塞(例如电介质插塞444-b)。另外，氧化物材料(例如氧化物材料470-e)可位于半导体材料(例如半导体材料480-a)与栅极电极(例如电极材料461-b1)之间。图4L中所描绘的结构特征保持与图4I中所描绘的结构特征相同，因为图4L中所描绘的结构特征定位成远离通路孔，例如，蚀刻工艺步骤及沉积工艺步骤不会影响图4L中所描绘的结构特征。

图4M说明对第四通路群组(例如图4M中描绘为点填充方形的通路，其包含通路440-e到通路440-i)执行至少一蚀刻工艺步骤之后的堆叠405的俯视图。第四群组的一些通路(例如通路440-e及通路440-f)紧邻由半导体材料填充的通路腔(例如已由半导体材料480填充的通路腔442-a)，如参考图4J到4L所描述。图4N说明蚀刻工艺步骤之后的横穿图4M中所展示的虚线AA的堆叠405的横截面侧视图。类似地，图4O说明蚀刻工艺步骤之后的横穿图4M中所展示的虚线BB的堆叠405的横截面侧视图。

在一些情况中，蚀刻工艺步骤可包含各向异性蚀刻工艺，其可沿垂直方向(例如沿相对于水平衬底的垂直方向)移除各种材料以形成对应于第四通路群组的通路孔，例如分别各对应于通路440-e到440-i的通路孔441-e到441-i。在一些情况中，各向异性蚀刻工艺可移除的各种材料包含堆叠405的HM层(顶层)及D1层、绝缘层465、电极材料461、堆叠405的D2层。在一些情况中，各向异性蚀刻工艺可停止于堆叠405的底层处，如图4N中所展示。图4O中所描绘的结构特征保持与图4L中所描绘的结构特征相同，因为图4O中所描绘的结构特征定位成远离第三通路孔群组(例如通路孔441-e到441-i)，例如，各向异性蚀刻工艺不会影响图4O中所描绘的结构特征。

图4P说明使用对应于第四通路群组(例如图4P中描绘为点填充方形的通路，其包含通路440-e到通路440-i)的通路孔(例如通路孔441-e到441-i)来对堆叠405执行至少一蚀刻工艺步骤(如参考图4M及4N所描述)之后的堆叠405的俯视图。图4Q说明蚀刻工艺步骤之后的横穿图4P中所展示的虚线AA的堆叠405的横截面侧视图。类似地，图4R说明蚀刻工艺步骤之后的横穿图4P中所展示的虚线BB的堆叠405的横截面侧视图。

在一些情况中，蚀刻工艺步骤可包含第一各向同性蚀刻工艺。第一各向同性蚀刻工艺可选择性移除D1层处的第一电介质材料的一部分以产生腔(例如腔442-e、腔442-f)，使得腔可暴露D1层处的阵列电极450，如图4P及4R中所展示。此外，图4P到4R描绘两个或更多个腔可邻接以形成沟道(例如沟道443-a)。在一些情况中，蚀刻工艺可包含第二各向同性蚀刻工艺。第二各向同性蚀刻工艺可选择性移除D1层处的暴露阵列电极450(例如阵列电极450-d1、阵列电极450-d2)，如图4P及4R中所描绘。

在一些情况中，蚀刻工艺步骤可移除任何暴露氧化物材料470(例如栅极氧化物)，同时移除D1层处的电介质材料的部分或D2层处的暴露阵列电极450。蚀刻工艺可保留基本上完整的半导体材料(例如半导体材料480)。另外，蚀刻工艺可保留基本上完整的堆叠405的D2层的第二电介质材料。图4R描绘蚀刻工艺步骤将腔延伸到到达D1层处的阵列电极450且移除阵列电极的一部分(例如阵列电极450-d1、阵列电极450-d2)，同时半导体材料保持基本上完整。

在一些情况中，使用至少通路440-g(其可用于形成晶体管的第二电极，如图4Y到4AA中将描述)，蚀刻工艺步骤(例如第一各向同性蚀刻工艺)可在第一层(例如D1层)处形成第二腔(例如沟道443-a1)，使得可暴露第三电极(例如电极450-d)的部分及半导体材料(例如半导体材料480-a、半导体材料480-c)。另外，使用至少第三通路(例如通路440-i)，蚀刻工艺步骤(例如第一各向同性蚀刻工艺)可在第一层处形成第三腔(例如腔442-e1)，使得可暴露半导体材料(例如半导体材料480-c)。

图4S说明使用对应于第四通路群组(例如图4S中描绘为点填充方形的通路，其包含通路440-e到通路440-i)的通路孔(例如通路孔441-e到441-i)来执行至少一第一沉积工艺步骤及第二沉积工艺步骤(如参考图4P到4R所描述)之后的堆叠405的俯视图。图4T说明第一沉积工艺步骤及第二沉积工艺步骤之后的横穿图4S中所展示的虚线AA的堆叠405的横截面侧视图。类似地，图4U说明第一沉积工艺步骤及第二沉积工艺步骤之后的横穿图4S中所展示的虚线BB的堆叠405的横截面侧视图。

在一些情况中，第一沉积工艺步骤可包含在电极材料461的暴露表面上方选择性形成绝缘层466，如图4N及4Q中所展示。在一些情况中，绝缘层466可为参考图3A到3L所描述的绝缘层365的实例。绝缘层466可提供电极材料461(例如包含电极材料461-a1的上层面栅极电极460、包含电极材料461-a2的下层面栅极电极460)与在第二沉积工艺步骤期间沉积的欧姆材料之间的电隔离。

在一些情况中，第二沉积工艺步骤可包含使用欧姆材料475(其可为参考图3A到3L所描述的欧姆材料375的实例)来填充形成于堆叠405中的腔及沟道(例如参考图4P到4R所描述的腔442及沟道443)。图4S说明由欧姆材料475(例如欧姆材料475-a、欧姆材料475-b、欧姆材料475-c)填充的腔及沟道的俯视图。图4T及4U说明由欧姆材料475(例如欧姆材料475-a、欧姆材料475-b、欧姆材料475-c)填充的腔及沟道的横截面侧视图。此外，图4U说明半导体材料(例如半导体材料480-a1)与欧姆材料(例如欧姆材料475-a1)接触，欧姆材料与阵列电极(例如阵列电极450-d1)接触。如本文中将参考图4Y及4Z描述，当完全构造TFT时，半导体材料、欧姆材料及阵列电极的组合可形成TFT的电流路径，且电流路径是沿水平方向(例如相对于水平衬底的平行方向)。

在一些情况中，第二沉积工艺步骤可使用欧姆材料(例如欧姆材料475-b1、欧姆材料475-c1)来填充第一层(例如D1层)处的第二腔(例如参考图4Q及4R所描述的沟道443-a1)及第三腔(例如参考图4Q及4R所描述的腔442-e1)。

图4V说明对已由欧姆材料填充的第四通路群组(例如图4V中描绘为点填充方形的通路，其包含通路440-e到通路440-i)执行至少一蚀刻工艺步骤及沉积工艺步骤(如参考图4S到4U所描述)之后的堆叠405的俯视图。图4W说明蚀刻工艺步骤及沉积工艺步骤之后的横穿图4V中所展示的虚线AA的堆叠405的横截面侧视图。类似地，图4X说明蚀刻工艺步骤及沉积工艺步骤之后的横穿图4V中所展示的虚线BB的堆叠405的横截面侧视图。

在一些情况中，蚀刻工艺可包含各向异性蚀刻工艺，其沿垂直方向(例如相对于水平衬底的垂直方向)移除欧姆材料。由于移除欧姆材料的蚀刻工艺，可形成通路孔(例如分别对应于通路440-e到440-i的通路孔441-e到441-i)来使上D1层处的欧姆材料(例如欧姆材料475-a1、欧姆材料475-c1)与下D1层处的欧姆材料(例如欧姆材料475-a2、欧姆材料475-c2)分离。随后，沉积工艺可使用电介质材料来填充通路孔。图4W说明由电介质材料填充的通路孔(例如通路孔441-e到441-i)。可通过CMP工艺或回蚀工艺来移除堆叠405的HM层上方的额外电介质材料。图4X中所描绘的结构特征保持与图4U中所描绘的结构特征相同，因为图4X中所描绘的结构特征定位成远离第三通路孔群组(例如通路孔441-e到441-i)，例如，各向异性蚀刻工艺及后续沉积工艺不会影响图4X中所描绘的结构特征。

图4Y说明对已由电介质材料填充的第五通路群组(例如描绘为深灰色方形的通路，其包含通路440-g)执行至少一蚀刻工艺步骤及沉积工艺步骤(如参考图4V到4X所描述)之后的堆叠405的俯视图。图4Z说明蚀刻工艺步骤及沉积工艺步骤之后的横穿图4Y中所展示的虚线AA的堆叠405的横截面侧视图。类似地，图4AA说明蚀刻工艺步骤及沉积工艺步骤之后的横穿图4Y中所展示的虚线BB的堆叠405的横截面侧视图。

在一些情况中，蚀刻工艺步骤可包含各向异性蚀刻工艺。各向异性蚀刻工艺可从通路孔(例如对应于通路440-g的通路孔441-g)移除电介质材料。此外，各向异性蚀刻工艺可选择性移除堆叠405的底层(例如蚀刻停止层、HM层)的一部分以形成穿过堆叠405的底层的孔(例如开口441-j)。在一些情况中，开口441-j的宽度可与开口441-g的宽度基本上相同。开口441-j可与可为逻辑电路系统层的部分的导电元件485耦合。例如，导电元件485可表示衬底中的电路系统(例如构造于衬底204中的行解码器120)的节点。在另一实例中，导电元件485可与行解码器120的节点(例如其中存在选择信号的节点)耦合以激活阵列层的一或多个层面。在一些情况中，蚀刻工艺步骤可包含可跟在各向异性蚀刻之后的各向同性蚀刻工艺。各向同性蚀刻工艺可选择性移除暴露于通路孔内的欧姆材料，例如凹进蚀刻D1层处的欧姆材料(例如欧姆材料475-b1、欧姆材料475-b2)。

在一些情况中，沉积工艺可使用电极材料495(其可为参考图3A到3L所描述的电极材料395的实例)来填充通路孔(例如通路孔441-g)。可通过CMP工艺或回蚀工艺来移除堆叠405的顶层(例如HM层)上方的额外电极材料495。由于使用电极材料495来填充通路孔(例如形成导电插塞496)，导电元件485(例如与逻辑电路系统层相关联的节点)可与欧姆材料(例如欧姆材料475-b1)耦合，如图4Z中所展示。在一些情况中，导电插塞496(例如对应于通路440-g的通路孔441-g，其已由电极材料495填充)可充当TFT的第二电极。图4AA中所描绘的结构特征保持与图4X中所描绘的结构特征相同，因为图4AA中所描绘的结构特征定位成远离第五通路群组，例如，蚀刻工艺及后续沉积工艺不会影响图4AA中所描绘的结构特征。

如本文中参考图4Y到4AA所说明，导电元件485可与欧姆材料(例如欧姆材料475-b1、欧姆材料475-b2)耦合，欧姆材料与半导体材料(例如半导体材料480-a1、半导体材料480-a2)接触。半导体材料(例如半导体材料480-a1、半导体材料480-a2)与欧姆材料(例如欧姆材料475-a1、欧姆材料475-b2)接触，欧姆材料与阵列电极(例如阵列电极450-d1、阵列电极450-d2)接触，如图4AA中所展示。以此方式，可基于施加于栅极电极(例如包含电极材料461-a1的上层面栅极电极460、包含电极材料461-a2的下层面栅极电极460)的电压来建立导电元件485与阵列电极(例如阵列电极450-d1、阵列电极450-d2)之间的电流路径以形成使电流流动(如图4Y及4Z中的虚线箭头所指示)的半导体材料(例如半导体材料480-a1、半导体材料480-a1)内的有源沟道。

图4Y到4AA说明平面TFT的各种特征。例如，图4Z中所描绘的平面TFT可包含延伸穿过包括第一层及第二层的堆叠(例如包含D1层及DM层的堆叠405)的电介质插塞(例如电介质插塞444-a、电介质插塞444-b)。平面TFT还可包含包围电介质插塞(例如电介质插塞444-a)的第一层处的半导体材料(例如半导体材料480-a1)。此外，平面TFT可包含包围电介质插塞(例如电介质插塞444-a)的第二层处的栅极电极(例如形成栅极电极460-a的电极材料461-a1)。另外，平面TFT可包含半导体材料480-a1与栅极电极(例如形成栅极电极460-a的电极材料461-a1)之间的氧化物材料(例如氧化物材料470-a)。

图4Z中所描绘的平面TFT可包含延伸穿过堆叠的导电插塞(例如导电插塞496)及包围导电插塞的第一层处的欧姆材料(例如欧姆材料475-b1、欧姆材料475-b2)。包围导电插塞的欧姆材料(例如欧姆材料475-b1)接触包围电介质插塞(例如电介质插塞444-a)的半导体材料(例如半导体材料480-a1)，如图4Y到4AA中所描绘。平面TFT还可包含延伸穿过堆叠的第二电介质插塞(例如电介质插塞444-b)，且包围电介质插塞(例如电介质插塞444-a)的第一层处的半导体材料(例如半导体材料480-a1)包括半导体材料的第一分段，且包围导电插塞(例如导电插塞496)的欧姆材料(例如欧姆材料475-b1)与包围第二电介质插塞(例如电介质插塞444-b)的半导体材料(例如半导体材料480-b1)的第二分段接触，如图4Y到4AA中所描绘。

图5A到5N说明根据本公开的示范性制造技术。图5A到5N描述用于同时构造两个或更多个TFT(例如可称为环绕式TFT且其中电流在激活TFT时在沿栅极电极的外表面的方向上流动的TFT)的若干工艺步骤的方面。在一些情况中，可在阵列层的插座区域中制造此类TFT，如本文中所描述。图5A到5N包含插座区域的一部分的俯视图(例如插座区域的布局)以说明可使用不同通路群组来同时构造TFT的各种结构。图5A到5N还包含插座区域的部分的横截面侧视图以说明用于同时构造TFT的若干工艺步骤期间的工艺特征的方面。

图5A到5N说明用于构造复合堆叠(例如参考图3A到3L所描述的用于构造垂直TFT的堆叠305、参考图4A到4AA所描述的用于构造平面TFT的堆叠405)内的环绕式TFT的示范性制造技术。因而，复合堆叠可用于构造阵列层的插座区域中的垂直TFT、平面TFT、环绕式TFT或其任何组合。如本文中所描述，复合堆叠还可用于构造阵列层的有源阵列区域中的存储器单元的3D交叉点阵列及相关联电极。以此方式，复合堆叠可提供构造各自包含存储器单元层面及电极的阵列层，其中电极(因此存储器单元)可进一步与TFT(例如垂直TFT、水平TFT、环绕式TFT或其任何组合)耦合。

图5A说明其中可构造包含两个或更多个TFT(例如环绕式TFT)的插座区域的堆叠505的俯视图，如本文中所描述。作为实例，图5A说明各自包含两个TFT子组的两组TFT。每一组TFT可驱动单组阵列电极。此外，每一组TFT可包含与相关联于逻辑电路系统层的第一节点耦合的第一TFT子组及与相关联于逻辑电路系统层的第二节点耦合的第二TFT子组。在一些情况中，第一节点可对应于经配置以供应电流到激活存储器单元层面的第一电路的节点。因而，第一节点可称为选择节点且第一电路可称为选择驱动器。在一些情况中，第二节点可对应于经配置以使与一或多个撤销激活的存储器单元层面相关联的泄漏电流维持低于阈值的第二电路的节点。因而，第二节点可称为抑制节点且第二电路可称为抑制驱动器。图5N描述TFT操作的另外方面。

堆叠505可为参考图3A到3L所描述的堆叠305的实例。图5A说明呈阵列图案的一组通路540(描绘为白色方形、具有×的方形、具有○的方形)。一组通路540可形成为穿过包含第一层(例如堆叠305的层315、D1层)、第二层(例如堆叠305的层320、DM层)及第三层(例如堆叠305的层325、D2层)的堆叠505的顶层(例如堆叠305的层310、HM层)。一组通路540可为参考图3A到3L所描述的一组通路340的实例。图5A还说明可使用不同通路群组来同时形成于堆叠505内的各种结构。例如，图5A说明TFT的一组栅极电极560(其可为参考图3A到3L所描述的栅极电极360的实例)、一组阵列电极550(其可为参考图3A到3L所描述的阵列电极350的实例)，其中每一者可形成于用于构造TFT的工艺序列的不同结处。

可使用第一通路子组(例如第一群组的通路540-a)来构造一组栅极电极560(例如栅极电极560-a到栅极电极560-d)，如本文中参考图3C到3F所描述。此外，如别处所描述，可使用描绘为具有×的方形的通路来构造一组阵列电极550(例如阵列电极550-a到阵列电极550-j)。此外，可使用描绘为具有○的方形的通路来构造一组电极片(例如电极片555-a、电极片555-b)。在一些情况中，第二组通路可包含描绘为具有×的方形的通路及描绘为具有○的方形的通路。如图5A中所描绘，每一电极片(例如电极片555-a)可连接两个阵列电极(例如电极550-a及电极550-c)，因而，阵列电极组可包含电极片组。在一些情况中，阵列电极可充当TFT的第二电极。另外，可使用第三通路(例如通路540-b1、通路540-b2)来构造导电插塞，如本文中参考图5L及5M所描述。在一些情况中，导电插塞可充当TFT的第三电极且导电插塞(例如第三电极)可至少延伸穿过第三层(例如堆叠305的层325、D2层)。图5A还说明形成为穿过堆叠505的顶层的第三通路群组(例如通路540-c1、通路540-c2、通路540-c3)。

图5B到5M的横截面侧视图可对应于其中图5A中的虚线AA延伸穿过十四(14)个通路的插座区域。例如，图5B说明堆叠505的横截面侧视图上方的14个通路(例如描绘为白色或灰色方形的通路、描绘为具有×的方形的通路、描绘为具有○的方形的通路)以使用一或多个特定通路来匹配形成于堆叠505内的各种结构特征(例如通路孔、通路腔、沟道(即，邻接通路腔)、电介质插塞、导电插塞)以形成堆叠505中的此类结构特征。另外，添加箭头来指示用于构造TFT的工艺序列的不同结处的一或多个特定通路。

图5B说明使用第三通路群组(例如通路540-c1、通路540-c2、通路540-c3)来形成通路孔(例如对应于由箭头指示的通路的通路孔)之后的堆叠505的横截面侧视图。在一些情况中，各向异性蚀刻工艺可形成通路孔，如本文中所描述。图5B还说明可已事先在堆叠505的第二层(例如DM层)中形成电极材料561(其可为参考图3A到3L所描述的电极材料361的实例)，如本文中参考图3C到3F所描述。图5B中所描绘的电极材料561对应于图5A中所描绘的栅极电极560，例如，电极材料561-a形成栅极电极560-a，电极材料561-b形成栅极电极560-b。图5B说明绝缘层565(其可为参考图3A到3L所描述的绝缘层365的实例)部分包围电极材料561。图5B还说明可已事先在堆叠505的第一层(例如D1层)中形成电极片(例如电极片555-a、电极片555-b)。

图5C说明使用已使用第三通路群组(例如通路540-c1、通路540-c2、通路540-c3)形成的通路孔(例如对应于由箭头指示的通路的通路孔)来执行至少一蚀刻工艺步骤(如参考图5B所描述)之后的堆叠505的横截面侧视图。在一些情况中，蚀刻工艺步骤可包含各向同性蚀刻工艺，其选择性移除D1层处的第一电介质材料及D2层处的第二电介质材料。各向同性蚀刻可使暴露于通路孔中的其它材料(例如除D1层处的第一电介质材料及D2层处的第二电介质材料之外的材料)保持基本上未改变，例如绝缘层565、电极材料561。由于各向同性蚀刻工艺，可形成通路腔(例如通路腔542-a1、通路腔542-a2、通路腔542-a3)。通路腔542可跨越第一层(例如其中存在阵列电极550的D1层)、第二层(例如其中存在栅极电极560的DM层)及第三层(例如D2层)。此外，通路腔(例如通路腔542-b1、通路腔542-b2)可暴露阵列电极(例如阵列电极550-k1、阵列电极550-k2)。另外，通路腔542可暴露与栅极电极560保形的绝缘层565。

图5D说明使用已形成的第三通路群组(例如通路540-c1、通路540-c2、通路540-c3)及对应通路孔及通路腔来执行至少一蚀刻工艺步骤(如参考图5C所描述)之后的堆叠505的横截面侧视图。在一些情况中，蚀刻工艺步骤可包含各向同性蚀刻工艺，其选择性移除暴露于各向同性蚀刻工艺的D1层处的阵列电极(例如参考图5C所描述的阵列电极550-k1、阵列电极550-k2)。各向同性蚀刻可使暴露于通路孔及通路腔中的其它材料(例如除D1层处的阵列电极之外的材料)保持基本上未改变，例如绝缘层565、电极材料561、第一层处的第一电介质材料、第二层处的占位材料、第三层处的第二电介质材料。

图5E说明使用已形成的第三通路群组(例如通路540-c1、通路540-c2、通路540-c3)及对应通路孔及通路腔来执行至少一蚀刻工艺步骤及沉积工艺步骤(使用参考图5D所描述)之后的堆叠505的横截面侧视图。在一些情况中，蚀刻工艺步骤可包含各向同性蚀刻工艺，其选择性移除与栅极电极接触的绝缘层565的一部分。各向同性蚀刻可使暴露于通路孔及通路腔中的其它材料(例如除DM层处的绝缘材料之外的材料)保持基本上未改变，例如形成栅极电极560的电极材料561、第一层处的第一电介质材料、第二层处的占位材料、第三层处的第二电介质材料。在一些情况中，沉积工艺步骤可形成与栅极电极接触的氧化物材料570(其可为参考图3A到3L所描述的氧化物材料370的实例)。在一些情况中，氧化物材料可称为TFT的栅极氧化物。

图5F说明使用已形成的第三通路群组(例如通路540-c1、通路540-c2、通路540-c3)及对应通路孔及通路腔来执行至少一沉积工艺步骤(使用参考图5D所描述)之后的堆叠505的横截面侧视图。在一些情况中，沉积工艺步骤可使用半导体材料580(其可为参考图3A到3L所描述的半导体材料380的实例)来填充通路孔及通路腔，半导体材料580可与氧化物材料570接触，氧化物材料570与栅极电极接触，如参考图5E所描述。

图5G说明使用第四通路群组(例如包含由箭头指示的通路的第四组通路)来执行至少一蚀刻工艺步骤及沉积工艺步骤之后的堆叠505的横截面侧视图。参考图5A，第四通路群组可包含由第一通路群组(例如通路540-a1、通路540-a2、通路540-a3、通路540-a4)及第三通路群组(例如通路540-c1、通路540-c2、通路540-c3)共有的通路。在一些情况中，蚀刻工艺步骤可包含移除已填充通路孔及通路腔的半导体材料580的各向异性蚀刻工艺，如参考图5F所描述。各向异性蚀刻工艺可沿垂直方向(例如相对于水平衬底的垂直方向)移除半导体材料580以形成对应于第四通路群组的通路孔(例如稍后将由电介质材料填充的通路孔)。移除对应于第四通路群组的通路孔内的半导体材料580可移除具有TFT的较短沟道长度的寄生电流路径，使得TFT的主电流路径可具有较长沟道长度，如参考图5M所描述。在一些情况中，沉积工艺步骤可使用电介质材料来填充通路孔。在一些情况中，由电介质材料填充的通路孔可称为电介质插塞(例如电介质插塞544-a、电介质插塞544-b)，其延伸穿过栅极电极(例如包含电极材料561-a的栅极电极560-a)。

图5H说明使用第五通路群组(例如包含由箭头指示的通路的第五通路群组)来执行至少一蚀刻工艺步骤之后的堆叠505的横截面侧视图。参考图5A，第五通路群组可包含通路540-e(例如包含通路540-b1的通路540-e1、包含通路540-b2的通路540-e2、通路540-e3、通路540-e4)。在一些情况中，蚀刻工艺可包含各向异性蚀刻工艺，其移除第一层(例如D1层)的第一电介质材料、第二层(例如DM层)的占位材料及第三层(例如D2层)的第二电介质材料(例如形成对应于通路540-b1的通路孔)。各向异性蚀刻工艺还可移除已填充用于形成阵列电极的通路孔(例如对应于描绘为具有×的方形的通路(其包含通路540-b2)的通路孔)的电介质材料。各向异性蚀刻工艺可使暴露于通路孔中的其它材料保持基本上未改变，例如绝缘层565。

在一些情况中，蚀刻工艺步骤可进一步包含各向同性蚀刻工艺，其选择性移除第一层(例如D1层)的第一电介质材料。各向同性蚀刻工艺可使暴露于通路孔中的其它材料保持基本上未改变，例如第二层(例如DM层)的占位材料、第三层(例如D2层)的第二电介质材料、绝缘层565。使用第五通路群组(例如包含通路540-b1、通路540-b2的第五通路群组)的各向同性蚀刻工艺可形成通路腔(例如通路腔542-c1、通路腔542-c2)以暴露第一层(例如D1层)处的TFT的半导体材料(例如半导体材料580-a)及第二电极(例如电极片555-a1、电极片555-a2)。

图5I说明使用基于第五组通路(例如包含由箭头指示的通路的第五组通路)所形成的通路孔来执行至少一沉积工艺步骤之后的堆叠505的横截面侧视图。在一些情况中，沉积工艺步骤可使用欧姆材料575(其可为参考图3A到3L所描述的欧姆材料375的实例)来填充参考图5H所描述的通路腔(例如通路腔542-c1、通路腔542-c2)，使得欧姆材料(例如欧姆材料575-a)可与半导体材料(例如半导体材料580-a)及第二电极(例如阵列电极555-a1)接触。可使用CMP工艺或回蚀工艺来移除堆叠405的顶部上的额外欧姆材料。

图5J说明使用第五组通路(例如包含由箭头指示的通路的第五组通路)来执行至少一蚀刻工艺步骤及沉积工艺步骤之后的堆叠505的横截面侧视图。在一些情况中，蚀刻工艺步骤可包含各向异性蚀刻工艺，其可沿垂直方向(例如相对于水平衬底的垂直方向)移除欧姆材料的一部分以形成通路孔(例如对应于第五组通路的通路孔)。各向异性蚀刻工艺可使暴露于通路孔中的其它材料保持基本上未改变，例如第二层(例如DM层)的占位材料、第三层(例如D2层)的第二电介质材料、绝缘层565。在一些情况中，在各向异性蚀刻工艺之后，使用通路孔(例如对应于第五组通路的通路孔)的沉积工艺步骤可形成与保持于通路腔(例如已由欧姆材料填充的通路腔542-c1，如参考图5I所描述)内的欧姆材料(例如欧姆材料575-a1、欧姆材料575-a2)接触的绝缘材料566。在一些情况中，绝缘材料566可为参考图3A到3L所描述的可形成绝缘层365的材料的实例。在一些情况中，沉积工艺步骤可包含可仅在欧姆材料575的暴露表面上沉积绝缘材料566的选择性沉积工艺。

图5K说明使用基于第五组通路(例如包含由箭头指示的通路的第五组通路)所形成的通路孔来执行至少一蚀刻工艺步骤(如参考图5J所描述)之后的堆叠505的横截面侧视图。在一些情况中，蚀刻工艺步骤可包含各向同性蚀刻工艺，其可选择性移除第三层(例如D2层)处的第二电介质材料。各向同性蚀刻工艺可使暴露于通路孔中的其它材料(例如除D2层的第二电介质材料之外的材料)保持基本上未改变，例如绝缘材料566、绝缘层565、半导体材料580、第二层(例如DM层)处的占位材料。由于各向同性蚀刻工艺，通路腔(例如通路腔542-d)可形成使得半导体材料580-a可暴露于后续工艺步骤。

图5L说明使用第五组通路(例如包含由箭头指示的通路的第五组通路)来执行至少一沉积工艺步骤及蚀刻工艺步骤之后的堆叠505的横截面侧视图。在一些情况中，沉积工艺步骤可使用欧姆材料来填充通路孔(例如对应于第五组通路的通路孔)。欧姆材料还可填充形成于第三层(例如D2层)处的通路腔(例如参考图5K所描述的通路腔542-d)，使得欧姆材料(例如欧姆材料575-b)可与半导体材料580-a接触。在一些情况中，蚀刻工艺步骤可包含各向异性蚀刻工艺，其可从通路孔沿垂直方向(例如相对于水平衬底的垂直方向)移除欧姆材料的一部分。在一些情况中，各向异性蚀刻工艺可在堆叠505的底层(例如层330)处产生孔(例如开口541-a)。孔可与可为逻辑电路系统层的一部分的导电元件(例如导电元件585-a到导电元件585-d)耦合。在一些情况中，导电元件585-a可与抑制驱动器的抑制节点耦合。在一些情况中，导电元件585-b可与选择驱动器的选择节点耦合。

图5M说明使用第五组通路(例如包含由箭头指示的通路的第五组通路)来执行至少一沉积工艺步骤之后的堆叠505的横截面侧视图。在一些情况中，沉积步骤可使用电极材料595来填充底层处的通路孔(例如对应于第五组通路的通路孔)及孔(例如参考图5L所描述的开口541-a)。可使用CMP工艺或回蚀工艺来移除堆叠的顶部上的额外电极材料595。由电极材料595填充的通路孔可称为导电插塞(例如导电插塞596)。导电插塞可通过欧姆材料(例如欧姆材料575-b)来使导电元件585与TFT的半导体材料(例如半导体材料580-a)耦合且可完成TFT的构造。

在一些情况中，图5M中所说明的TFT可包含延伸穿过堆叠的导电插塞，堆叠包括第一层、第二层及第三层、第二层处的栅极电极、第一层处的第二电极及第一层及第二层处的半导体材料，半导体材料经由第一层处的欧姆材料的第一分段来与第二电极耦合且经由第三层处的欧姆材料的第二分段来与导电插塞耦合。在一些情况中，第一层及第二层处的半导体材料延伸到第三层中。在一些情况中，TFT可包含延伸穿过栅极电极的电介质插塞。

图5M说明两组TFT(例如第一组TFT 535-a、第二组TFT 535-b)。每一组TFT可包含与相关联于逻辑电路系统层的第一节点耦合(例如通过与抑制驱动器的抑制节点耦合的导电元件585-a)的第一TFT子组(例如包含上TFT及下TFT的TFT子组)及与相关联于逻辑电路系统层的第二节点耦合(例如通过与选择驱动器的选择节点耦合的导电元件585-b)的第二TFT子组(例如包含上TFT及下TFT的TFT子组)。如参考图5N所说明，每一组TFT可驱动(例如激活、抑制)单组阵列电极(例如上层面中与阵列电极550-d1连接的阵列电极550-a1、下层面中与阵列电极550-d2连接的阵列电极550-a2)。在一些情况中，可以不同方式处理两组TFT以相应调适其操作特性，例如，第一TFT子组可经处理以提供特定操作电压范围内的低泄漏电流特性且第二TFT子组可经处理以提供高驱动电流特性。

图5M还说明TFT(例如第一组TFT 535-a的上TFT)的电流路径(例如电流路径545-a、电流路径545-b)。电流路径说明特定TFT可如何在激活TFT时使逻辑电路系统层的节点与阵列电极耦合以存取阵列层的有源阵列区域中的存储器单元。例如，导电元件585-b可与选择驱动器的选择节点耦合。导电元件585-b与可充当TFT(例如第一组TFT 535-a的第二TFT子组的上TFT及下TFT)的共源极的导电插塞596耦合。导电插塞596通过欧姆材料575-c来与半导体材料580-b接触。半导体材料580-b可形成使电流基于施加于栅极电极560(例如包含电极材料561-b1的栅极电极560-b1)的电压来流动的有源沟道。

另外，半导体材料580-b通过欧姆材料575-b1来连接到阵列电极555-a1。阵列电极555-a1可充当第一组TFT 535-a的上TFT的共漏极。以此方式，当有源沟道形成于半导体材料(例如半导体材料580-b)内时(当施加于栅极电极(例如包含电极材料561-b1的栅极电极560-b1)的电压大于上TFT的阈值电压时且当上TFT的源极(其与逻辑电路系统层的节点耦合)与漏极(其与阵列电极耦合)之间存在电压差时)，电流可流动(例如电流路径545-b)于上TFT(例如第一组TFT 535-a的第二TFT子组的上TFT)的源极与漏极之间。

类似地，当激活另一电流路径(例如电流路径545-a)时(例如当激活第一组TFT535-a的第一TFT子组的上TFT时)，阵列电极555-a1可与导电元件585-a耦合，导电元件585-a可与逻辑电路系统层的不同节点(例如抑制节点)耦合。以此方式，阵列电极(例如上层面中的阵列电极555-a1)可使用第一组TFT 535-a的上TFT来与逻辑电路系统层的两个或更多个节点(例如抑制节点、选择节点)耦合。更一般来说，可激活第一组TFT 535-a的四个TFT中的一者以使逻辑电路系统层的节点(例如连接到TFT的源极的选择节点或抑制节点)与阵列电极(例如连接到TFT的漏极的阵列电极)耦合。

流动于TFT内的电流以环绕栅极电极的方式流动且TFT可称为环绕式TFT。如图5M中所说明，环绕式TFT的沟道长度(例如TFT的源极与漏极之间的距离)可大于垂直TFT(如参考图3K所描述)或水平TFT(如参考图4Z所描述)的沟道长度。此增大沟道长度可有益于TFT操作的一些方面，例如更不易经历与沟道长度有关的泄漏电流问题。

图5N说明其中插座区域包含两组TFT(例如环绕式TFT)的堆叠505的俯视图，如本文中所描述。图5M的横截面侧视图可对应于其中虚线AA延伸(如图5N中所展示)的插座区域。图5N说明已使用本文中所描述的制造技术所构造的结构特征的方面。例如，图5N描绘TFT的块体区域581(例如包含半导体材料580-a的块体区域581-a)。块体区域581可对应于参考图5A及5F所描述的第三通路群组(例如，块体区域581-a对应于第三群组的通路540-c1)。

图5N还将第五通路群组描绘为具有水平线的方形(例如包含通路540-b1的通路)或具有垂直线的方形(例如包含通路540-b2的通路)。描绘为具有水平线的方形的通路可对应于与导电元件585-a或导电元件585-d耦合的通路。描绘为具有垂直线的方形的通路可对应于与导电元件585-b或导电元件585-c耦合的通路。在一些情况中，导电元件585-a(或导电元件585-d)可与抑制驱动器的抑制节点耦合且导电元件585-b(或导电元件585-c)可与选择驱动器的选择节点耦合。第五通路群组的各通路可包含由绝缘材料576(例如沉积于D1层处的欧姆材料575的表面上的绝缘材料，如参考图5J所描述)包围的导电插塞(例如参考图5M所描述的导电插塞596)。然而，导电插塞可通过欧姆材料来与堆叠的第二层处的对应块体区域581耦合，如参考图5M所描述。

图5N还描绘定位于块体区域(例如块体区域581-a)与电极片(例如连接到阵列电极550-a及阵列电极550-d的电极片555-a)之间的欧姆材料(例如欧姆材料575-a)。欧姆材料提供使电流流动于块体区域(例如其中可形成使电流流动的沟道)与电极片(例如电极片555-a)或导电插塞(例如导电插塞596)之间的低电阻路径。

图5N还描绘电流路径(例如电流路径545-e、电流路径545-f)。电流路径545-e可对应于参考图5M所描述的电流路径545-a或电流路径545-b。换句话来说，遵循电流路径545-a(或电流路径545-b)的电流流动可到达电极片555-b且继续使用阵列电极550-a及阵列电极550-c来流动。类似地，电流路径545-f可对应于参考图5M所描述的电流路径545-c或电流路径545-d。

图5N还说明可串连一个以上TFT(例如环绕式TFT)以提供比单个TFT可提供的电流更多的电流量。例如，图5N描绘可在阵列电极(例如阵列电极550-a)连接到电极片(例如电极片555-a)(其进一步连接到另一阵列电极(例如阵列电极550-c))时拼合阵列电极。作为实例，图5N描绘串连成一个TFT的五(5)个单个TFT(例如由连接到单个电极片555-a的布置成单个列的五个导电插塞所指示)，其可供应比单个TFT更大四倍的电流。可串连任何数目个TFT以提供可需要或期望的任何电流量，如本文中所描述。

图5N中所说明的TFT配置可促进提供专用于块体区域581的电连接。专用于块体区域的此电连接可有益于TFT操作的方面，例如避免与TFT的浮体有关的问题。例如，块体区域581-b可经扩展以包含额外通路行(例如在栅极电极560-b与栅极电极560-c之间包含三行通路而非一行通路)，使得额外通路的一或多个通路(例如三行通路的中间行的一或多个通路)可使用本文中所描述的制造技术来与逻辑电路系统层的节点耦合。在一些情况中，一或多个孔(例如对应于一或多个通路的通路孔)可形成为穿过块体区域(例如包含半导体材料580的块体区域581-b)而到逻辑电路系统层且一或多个孔可由电极材料(例如参考图5x所描述的电极材料595)填充以形成晶体管的第四电极(例如TFT的基极)。另外或替代地，块体区域581-a可经扩展以包含额外通路(例如定位到块体区域581-a的左边界的通路)且额外通路可与逻辑电路系统层耦合。以此方式，逻辑电路系统可基于TFT的各种操作模式(例如以抑制模式或选择模式操作)来提供特定电压到块体区域。

图6A到6R说明根据本公开的示范性制造技术。图6A到6R描述用于同时构造两个或更多个TFT(例如其中电流在激活TFT时沿垂直及水平方向的组合流动的混合TFT)的若干工艺步骤的方面。在一些情况中，可在阵列层的插座区域中制造此类TFT，如本文中所描述。图6A到6R包含插座区域的一部分的俯视图(例如插座区域的布局)以说明可使用不同通路群组来同时构造TFT的各种结构。图6A到6R还包含插座区域的部分的横截面侧视图以说明用于同时构造TFT的若干工艺步骤期间的工艺特征的方面。

图6A到6R说明用于构造复合堆叠(例如参考图3A到3L所描述的用于构造垂直TFT的堆叠305、参考图4A到4AA所描述的用于构造平面TFT的堆叠405、参考图5A到5N所描述的用于构造环绕式TFT的堆叠505)内的混合TFT的示范性制造技术。因而，复合堆叠可用于构造阵列层的插座区域中的垂直TFT、平面TFT、环绕式TFT、混合TFT或其任何组合。如本文中所描述，复合堆叠还可用于构造阵列层的有源阵列区域中的存储器单元的3D交叉点阵列及相关联电极。以此方式，复合堆叠可提供构造各自包含存储器单元层面及电极的阵列层，其中电极(因此存储器单元)可进一步与TFT(例如垂直TFT、水平TFT、环绕式TFT、混合TFT或其任何组合)耦合。

图6A说明其中可构造包含两个或更多个TFT(例如混合TFT)的插座区域的堆叠605的俯视图，如本文中所描述。作为实例，图6A说明四组TFT。每一组TFT可驱动来自阵列电极的端或另一端的单组阵列电极。在一些情况中，两组TFT可驱动单组阵列电极，例如来自一端的第一组TFT及来自另一端的第二组TFT。此外，第一组TFT可使阵列电极与相关联于逻辑电路系统层的第一节点耦合且第二TFT子组可使阵列电极与相关联于逻辑电路系统层的第二节点耦合。在一些情况中，第一节点可对应于选择节点且第一电路可称为选择驱动器。在一些情况中，第二节点可对应于抑制节点且第二电路可称为抑制驱动器。在一些情况中，可以不同方式处理两组TFT以相应调适其操作特性，例如，第一组TFT可经处理以提供高驱动电流特性且第二TFT子组可经处理以提供特定操作电压范围内的低泄漏电流特性。

堆叠605可为参考图3A到3L所描述的堆叠305的实例。图6A说明呈阵列图案的一组通路640(描绘为白色方形、具有×的方形、具有○的方形)。一组通路640可形成为穿过包含第一层(例如堆叠305的层315、D1层)、第二层(例如堆叠305的层320、DM层)及第三层(例如堆叠305的层325、D2层)的堆叠605的顶层(例如堆叠305的层310、HM层)。一组通路640可为参考图3A到3L所描述的一组通路340的实例。图6A还说明可使用不同通路群组来同时形成于堆叠605内的各种结构。例如，图6A说明TFT的一组栅极电极660(其可为参考图3A到3L所描述的栅极电极360的实例)、一组阵列电极650(其可为参考图3A到3L所描述的阵列电极350的实例)，其中每一者可形成于用于构造TFT的工艺序列的不同结处。

可使用第一通路子组(例如第一群组的通路640-a)来构造一组栅极电极660(例如栅极电极660-a、栅极电极660-b)，如本文中参考图3C到3F所描述。此外，如别处所描述，可使用描绘为具有×的方形的通路(例如第二通路群组)来构造一组阵列电极650(例如阵列电极650-a到阵列电极650-d)。此外，可使用第二通路群组的子组(例如通路640-b1、通路640-b2)来构造一组电极片(例如电极片655-a、电极片655-b)。如图6A中所描绘，每一电极片(例如电极片655-b)可与阵列电极(例如阵列电极650-a)连接，因而，阵列电极组可包含一组电极片。

在一些情况中，根据本文中所描述的制造技术，可通过使用通路子组(例如通路640-x)来使阵列电极的子组(例如阵列电极650-b、阵列电极650-c)与阵列电极的其余部分切分(例如分离、断接)。在一些情况中，阵列电极可充当TFT的第二电极。另外，可使用第三通路(例如通路640-c1、通路640-c2)来构造导电插塞，如本文中参考图6P及6Q所描述。在一些情况中，导电插塞可充当TFT的第三电极且导电插塞(例如第三电极)可至少延伸穿过第三层(例如堆叠305的层325、D2层)。图6A还说明形成为穿过堆叠605的顶层的第三通路群组(例如描绘为具有○的方形的通路)。

图6B到6Q的横截面侧视图可对应于其中图6A中的虚线AA延伸穿过通路的插座区域。例如，图6B说明堆叠605的横截面侧视图上方的九(9)个通路(例如描绘为白色方形的通路、描绘为具有×的方形的通路、描绘为具有○的方形的通路)以使用一或多个特定通路来匹配形成于堆叠605内的各种结构特征(例如通路孔、通路腔、沟道(即，邻接通路腔)、电介质插塞、导电插塞)以形成堆叠605中的此类结构特征。另外，添加箭头来指示用于构造TFT的工艺序列的不同结处的一或多个特定通路。

图6B说明堆叠605的横截面侧视图，如参考图6A所描述。图6B说明可已事先在堆叠605的第二层(例如DM层)中形成电极材料661(其可为参考图3A到3L所描述的电极材料361的实例)，如本文中参考图3C到3F所描述。图6B中所描绘的电极材料661对应于图6A中所描绘的栅极电极660，例如，电极材料661-a形成栅极电极560-a。图6B说明绝缘层665(其可为参考图3A到3L所描述的绝缘层365的实例)部分包围电极材料661。图6B还说明可已事先在堆叠605的第一层(例如D1层)中形成电极片(例如电极片655-b1、电极片655-b2)。此外，图6B说明由电介质材料填充的通路孔，其可称为延伸穿过栅极电极(例如包含电极材料661-a的栅极电极660-a)的电介质插塞(例如电介质插塞644-a1、电介质插塞644-a2)。

图6C说明使用第三通路群组(例如由箭头指示的通路)来执行至少一蚀刻工艺步骤之后的堆叠605的横截面侧视图。在一些情况中，蚀刻工艺步骤可包含各向异性蚀刻工艺，其可形成对应于第三通路群组的通路孔(例如通路孔641-c1到通路孔641-c5)(如本文中所描述)，例如穿过堆叠605来垂直移除各种材料且停止于堆叠605的底层上。

图6D说明使用第三通路群组来执行至少一蚀刻工艺步骤以形成通路腔642之后的堆叠605的横截面侧视图。通路腔642可与已形成于堆叠605内的通路孔同心，如参考图6C所描述。在一些情况中，蚀刻方案可包含各向同性蚀刻工艺，其选择性移除第一层(例如D1层)的第一电介质材料及第三层(例如D2层)的第二电介质材料。各向同性蚀刻工艺可留下暴露于通路孔中的其它材料，例如第二层(例如DM层)的占位材料、绝缘层665、阵列电极片655。在一些情况中，对应于两个或更多个通路孔(例如通路孔641-c2到通路孔641-c4)的通路腔可合并以形成通路腔(例如通路腔643)。由于各向同性蚀刻工艺，阵列电极(例如电极片655)暴露于后续工艺步骤。在一些情况中，通路腔(例如通路腔642-c1a、通路腔642-c1b、通路腔642-c1c)可跨越第一层(例如D1层)、第二层(例如DM层)、第三层(例如D3层)。

图6E说明使用第三通路群组(例如由箭头指示的通路)来执行至少一沉积工艺步骤之后的堆叠605的横截面侧视图。在一些情况中，沉积工艺步骤可使用欧姆材料675(其可为参考图3A到3L所描述的欧姆材料375的实例)来填充通路孔(例如通路孔641-c1到通路孔641-c5)及相关联通路腔及沟道(例如参考图6D所描述的通路腔642及沟道643)。由于沉积工艺步骤，欧姆材料675可与阵列电极655接触。

图6F说明使用第三通路群组(例如由箭头指示的通路)来执行至少一蚀刻工艺步骤及沉积工艺步骤之后的堆叠605的横截面侧视图。在一些情况中，蚀刻工艺步骤可包含各向异性蚀刻工艺，其可垂直移除通路孔(例如对应于第三通路群组的通路孔)中的欧姆材料675以借此留下通路腔内的欧姆材料675(例如欧姆材料675-a1、欧姆材料675-a2、欧姆材料675-a3)。蚀刻工艺步骤可留下暴露于通路孔内的其它材料，例如DM层的占位材料、绝缘层665。在一些情况中，沉积工艺步骤可使用绝缘材料来填充由蚀刻工艺步骤(例如已移除通路孔中的欧姆材料的各向异性蚀刻工艺)形成的通路孔。在一些情况中，可使用CMP工艺或回蚀工艺来移除堆叠605的顶部上的额外绝缘材料。

图6G说明使用第四通路群组(例如由箭头指示的通路)来执行至少一蚀刻工艺步骤之后的堆叠605的横截面侧视图。参考图6A，第四通路群组可包含通路640-d1或通路640-d2。在一些情况中，第四通路群组(例如通路640-d1)可包含第三通路群组的子组(例如描绘为具有○的方形的通路)及可形成TFT的第三电极的通路(例如通路640-c1)，如参考图6P及6Q所描述。在一些情况中，蚀刻工艺步骤可包含各向异性蚀刻工艺，其可垂直移除可存在于对应于第四通路群组的通路孔内的电介质材料(或绝缘材料)。各向异性蚀刻工艺可使暴露于通路孔中的其它材料保持基本上未改变，例如欧姆材料675、形成栅极电极660的电极材料661、绝缘层665、第一层(例如D1层)的第一电介质材料、第二层(例如DM层)的占位材料、第三层(例如D2层)的第二电介质材料。由于各向异性蚀刻工艺，欧姆材料675(例如已填充参考图6D所描述的沟道643的欧姆材料675-b)可暴露于后续工艺步骤。

图6H说明使用第四通路群组(例如由箭头指示的通路)来执行至少一蚀刻工艺步骤之后的堆叠605的横截面侧视图。在一些情况中，蚀刻工艺步骤可包含各向同性蚀刻工艺，其可选择性移除已填充沟道(例如参考图6D所描述的沟道643)的欧姆材料675。各向同性蚀刻工艺可使暴露于通路孔及沟道中的其它材料保持基本上未改变，例如形成栅极电极660的电极材料661、绝缘层665、第一层(例如D1层)处的第一电介质材料、第二层(例如DM层)处的占位材料、第三层(例如D2层)处的第二电介质材料。由于各向同性蚀刻工艺，第一层(例如D1层)处的第一电介质材料及第二层(例如DM层)处的占位材料可暴露于后续工艺步骤。

图6I说明使用第四通路群组(例如由箭头指示的通路)来执行至少一蚀刻工艺步骤之后的堆叠605的横截面侧视图。在一些情况中，蚀刻工艺步骤可包含各向同性蚀刻工艺，其可选择性移除第一层(例如D1层)处的第一电介质材料及第二层(例如DM层)处的占位材料。各向同性蚀刻工艺可使暴露于通路孔及沟道中的其它材料保持基本上未改变，例如形成栅极电极660的电极材料661、绝缘层665、第三层(例如D2层)处的第二电介质材料、欧姆材料675。由于各向同性蚀刻工艺，绝缘层665的一些部分可暴露于后续工艺步骤。在一些情况中，使用第四通路群组，各向同性蚀刻工艺可形成通路腔(例如通路腔642-d1、通路腔642-d2)及沟道(例如包含两个或更多个相邻通路腔的沟道643-a)。此类通路腔或沟道可跨越第一层(例如D1层)、第二层(例如DM层)及第三层(例如D2层)。

图6J说明使用第四通路群组(例如由箭头指示的通路)来执行至少一蚀刻工艺步骤及沉积工艺步骤之后的堆叠605的横截面侧视图。在一些情况中，蚀刻工艺步骤可包含各向同性蚀刻工艺，其可选择性移除绝缘层665的暴露部分。各向同性蚀刻工艺可使暴露于通路孔及沟道中的其它材料保持基本上未改变，例如形成栅极电极660的电极材料661、第三层(例如D2层)处的第二电介质材料、欧姆材料675。在一些情况中，沉积步骤可形成与形成栅极电极660的电极材料661接触的氧化物材料670(其可为参考图3A到3L所描述的氧化物材料370的实例)。换句话来说，由于蚀刻工艺步骤及沉积工艺步骤，绝缘层665的暴露部分可由氧化物材料670替换。在一些情况中，氧化物材料670可称为TFT的栅极氧化物。

图6K说明使用第四通路群组(例如由箭头指示的通路)来执行至少一沉积工艺步骤之后的堆叠605的横截面侧视图。在一些情况中，沉积工艺步骤可使用半导体材料680来填充参考图6I所描述的通路腔或沟道(例如通路腔642、沟道643)。可使用CMP工艺或回蚀工艺来移除堆叠605的顶部上的额外半导体材料。由于使用半导体材料680来填充通路腔或沟道，半导体材料680可与进一步连接到阵列电极(例如电极片655、TFT的第二电极)的欧姆材料675接触。此外，半导体材料680可与进一步连接到栅极电极660(例如包含电极材料661的栅极电极660)的氧化物材料670接触。

图6L说明使用第四通路群组(例如由箭头指示的通路)来执行至少一蚀刻工艺步骤及沉积工艺步骤之后的堆叠605的横截面侧视图。在一些情况中，蚀刻工艺步骤可移除已填充参考图6K所描述的通路腔或沟道的半导体材料680以形成通路孔(例如对应于第四通路群组的通路孔)。在一些情况中，沉积工艺步骤可使用绝缘材料(或电介质材料)来填充通路孔。在一些情况中，移除对应于第四通路群组的通路孔内的半导体材料680可移除具有TFT的较短沟道长度的寄生电流路径，使得TFT的主电流路径可具有较长沟道长度，如参考图6Q所描述。在一些情况中，沉积工艺步骤可使用电介质材料来填充通路孔。在一些情况中，由电介质材料填充的通路孔可称为延伸穿过栅极电极(例如包含电极材料661-a的栅极电极660-a)的电介质插塞(例如电介质插塞644-a、电介质插塞644-b)。可使用CMP工艺或回蚀工艺来移除堆叠605的顶部上的额外绝缘材料。

图6M说明使用第五通路群组(例如由箭头指示的通路)来执行至少一蚀刻工艺步骤及沉积工艺步骤之后的堆叠605的横截面侧视图。参考图6A，第五通路群组可包含通路640-c1或通路640-c2。在一些情况中，蚀刻工艺步骤可包含各向异性蚀刻工艺，其可垂直移除已填充通路孔的绝缘材料(如参考图6L所描述)以借此形成穿过第一层(例如D1层)、第二层(例如DM层)及第三层(例如D2层)的通路孔(例如对应于通路640-c2的通路孔641-c2)。使用第五通路群组的各向异性蚀刻工艺可使通路孔(例如对应于通路640-c2的通路孔641-c2)中的半导体材料680暴露于后续工艺步骤。在一些情况中，沉积步骤可选择性生长与第一层(例如D1层)及第二层(例如DM层)处的半导体材料680接触的绝缘材料690。

图6N说明使用第五通路群组(例如由箭头指示的通路)来执行至少一蚀刻工艺步骤之后的堆叠605的横截面侧视图。在一些情况中，使用第五通路群组(例如通路640-c2)的蚀刻工艺步骤可横向移除第三层(例如D2层)处的半导体材料680以形成第三层处的腔(例如腔642-e)。半导体材料680的表面上的绝缘材料690可使半导体材料680保留于第一层(例如D1层)及第二层(例如DM层)处。蚀刻工艺步骤可使半导体材料680的部分暴露于后续工艺步骤。

图6O说明使用第五通路群组(例如由箭头指示的通路)来执行至少一沉积工艺步骤之后的堆叠605的横截面侧视图。在一些情况中，沉积工艺步骤可使用欧姆材料675-e来填充通路孔(例如参考图6M所描述的通路孔641-c2)及相关联通路腔(例如参考图6N所描述的通路腔642-e)。

图6P说明使用第五通路群组(例如由箭头指示的通路)来执行至少一蚀刻工艺步骤之后的堆叠605的横截面侧视图。在一些情况中，蚀刻工艺可包含各向异性蚀刻工艺，其可移除通路孔(例如对应于通路640-c2的通路孔)中的欧姆材料675-e。在一些情况中，各向异性蚀刻工艺可在堆叠605的底层(例如层330)处产生孔(例如孔641)。孔可与可为逻辑电路系统层的一部分的导电元件(例如导电元件685)耦合。在一些情况中，导电元件685可与抑制驱动器的抑制节点耦合。在一些情况中，导电元件685可与选择驱动器的选择节点耦合。

图6Q说明使用第五组通路(例如由箭头指示的通路)来执行至少一沉积工艺步骤之后的堆叠605的横截面侧视图。在一些情况中，沉积步骤可使用电极材料695来填充底层处的通路孔(例如对应于通路640-c2的通路孔)及孔(例如参考图6P所描述的孔641)。可使用CMP工艺或回蚀工艺来移除堆叠的顶部上的额外电极材料695。由电极材料695填充的通路孔可称为导电插塞(例如导电插塞696)。导电插塞696可通过欧姆材料(例如欧姆材料675-e)来使导电元件685与TFT的半导体材料(例如半导体材料680-a)耦合且可完成TFT的构造。

在一些情况中，图6Q中所说明的TFT可包含延伸穿过堆叠的导电插塞，堆叠包括第一层、第二层及第三层、第二层处的栅极电极、第一层处的第二电极及第一层及第二层处的半导体材料，半导体材料经由第一层处的欧姆材料的第一分段来与第二电极耦合且经由第三层处的欧姆材料的第二分段来与导电插塞耦合。在一些情况中，TFT可包含延伸穿过栅极电极的电介质插塞。

图6Q还说明TFT(例如上TFT)的电流路径(例如电流路径645-a、电流路径645-b)。电流路径说明特定TFT可如何在激活TFT时使逻辑电路系统层的节点与阵列电极耦合以存取阵列层的有源阵列区域中的存储器单元。例如，导电元件685可与选择驱动器的选择节点耦合。导电元件685与可充当图6Q中所描绘的TFT(例如上TFT及下TFT两者)的共源极的导电插塞696耦合。导电插塞696通过欧姆材料675-e来与半导体材料680-a接触。半导体材料680-a可形成使电流基于施加于栅极电极660(例如包含电极材料661-a的栅极电极660-a)的电压来流动的有源沟道。

另外，半导体材料680-a通过欧姆材料675-a1来连接到电极片655-a1。电极片655-a1(因此图6R中所描绘的阵列电极650-e)可充当TFT(例如上TFT的左TFT)的漏极。以此方式，当有源沟道形成于半导体材料(例如半导体材料680-a)内时(当施加于栅极电极(例如包含电极材料661-a的栅极电极660-a)的电压大于TFT的阈值电压时且当TFT的源极(其与逻辑电路系统层的节点耦合)与漏极(其与阵列电极耦合)之间存在电压差时)，电流可流动(例如电流路径645-a)于TFT的源极与漏极之间。

流动于TFT内的电流沿垂直方向及水平方向两者(例如相对于水平衬底)流动且TFT可称为混合TFT(例如参考图3K所描述的垂直TFT及参考图4Z所描述的水平TFT的混合)。如图6Q中所说明，混合TFT的沟道长度(例如TFT的源极与漏极之间的距离)可大于垂直TFT或水平TFT的沟道长度。此增大沟道长度可有益于TFT操作的一些方面，例如更不易经历与沟道长度有关的泄漏电流问题。

图6R说明其中插座区域包含四个TFT(例如混合TFT)的堆叠605的俯视图。图6Q的横截面侧视图可对应于其中虚线AA延伸的插座区域，如图6R中所展示。图6R说明已使用本文中所描述的制造技术所构造的结构特征的方面。例如，图6R描绘可充当TFT的第二电极(例如漏极)的阵列电极650、TFT的栅极电极660及导电插塞596。图6R还描绘参考图6Q所描述的电流路径(例如电流路径645-c、电流路径645-d)的俯视图。

图7A到7D说明根据本公开的实施例的包含支持薄膜晶体管及相关制造技术的有源阵列区域及插座区域的示范性存储器阵列的图式。图7A到7D描述其中一组TFT可同时构造于参考图7C所描述的复合堆叠705(例如参考图3A到3L所描述的一或多个垂直集成的复合堆叠305)内的插座区域的各种方面。图7A到7D包含插座区域的一部分的俯视图(例如插座区域的布局)以说明TFT组的子组可经配置以使电路系统层(例如构造于衬底204中的行解码器120)的节点与其中定位存储器单元的有源阵列区域的阵列电极(例如存取线、字线、位线)的子组耦合。另外，图7A到7D包含插座区域的不同部分的横截面侧视图以说明TFT组可使阵列电极与电路系统层的节点耦合。在一些情况中，电路系统层可为其上方定位阵列层的衬底的一部分。

图7A到7D还包含TFT组的电路表示以说明TFT组可结合电路系统层来促进存取操作。图7A到7D描绘包含一组垂直TFT的插座区域作为说明性实例，但本公开不受限于此，例如，插座区域可包含本文中所描述的其它种类的TFT或其任何组合。此外，图3A到3L中描述垂直TFT的制造技术及操作的方面。

图7A说明包含有源阵列区域及两个插座区域(其各自包含一组TFT)的阵列层的俯视图700。在一些情况中，有源阵列区域可包含构造于复合堆叠705内的一组存储器单元层面。如本文中所描述，TFT组还可构造于复合堆叠705的插座区域中。在一些情况中，TFT组可包含参考图3A到3L所描述的垂直TFT。因而，TFT组的每一TFT可包含导电插塞796(例如参考图3L所描述的导电插塞396)。TFT组可进一步包含第一TFT子组(例如TFT 735-a、TFT 735-c)及第二TFT子组(例如TFT 735-b、TFT 735-d)。在一些情况中，第一TFT子组(例如TFT735-a)可经配置以使电路系统层(例如构造于衬底204中的行解码器120)的第一节点(例如选择节点)与一或多个阵列电极750(其还可称为电极、存取线、字线或位线)耦合。另外或替代地，第二TFT子组(例如TFT 735-b)可经配置以使电路系统层的第二节点(例如抑制节点)与一或多个阵列电极750耦合。

此外，在一些情况中，可基于其操作特性来以不同方式构造第一TFT子组及第二TFT子组。例如，第一TFT子组(例如用于选择的TFT)可经构造以提供适合驱动电流量，且第二TFT子组(例如用于抑制的TFT)可经构造以提供可接受泄漏电流(例如将泄漏电流限制到可接受量)。在一些情况中，第二TFT子组可使用相对较简单处理步骤(例如与比第一TFT子组更少的处理步骤数量相关联)来构造或经构造以促进较低电压操作(例如经配置以支持比第一TFT子组更低的供应电压)。在一些情况中，第一TFT子组及第二TFT子组可为不同类型的TFT(例如n型TFT、p型TFT)。在一些情况中，可将基极端子(例如参考图5N所描述的TFT的基极的第四端子)并入到复合堆叠705中，使得基极端子可促进控制TFT的阈值电压。

在一些情况中，俯视图700中所展示的两个插座区域可说明与字线(其还可称为第一类型的存取线)相关联的插座区域。阵列电极750可对应于复合堆叠的第一层(例如堆叠305的D1层)处的电极(例如字线)。在其它情况中，俯视图700中所展示的两个插座区域可说明与位线(其还可称为第二类型的存取线)相关联的插座区域。因而，阵列电极750可代以对应于第三层(例如堆叠305的D2层)处的电极(例如位线)。可在第二层(例如堆叠305的DM层)处构造与阵列电极(例如字线、第一类型的存取线、位线、第二类型的存取线)相关联的存储器单元。

俯视图700还描绘可使用一或多个通路腔(例如通路腔742-a)来将第一阵列电极(例如电极750-a)切分成两个或更多个阵列电极(例如电极750-a1、电极750-a2)。此外，可使用一或多个通路腔(例如通路腔742-b)来将第二阵列电极(例如电极750-b)切分成两个或更多个阵列电极(例如电极750-b1、电极750-b2)。在一些情况中，可已使用一组通路(例如定位于电极750-a与电极750-b之间的通路)来构造第一阵列电极及第二阵列电极。以此方式，第一阵列电极(例如电极750-a1)可与两个TFT(例如TFT 735-a1、TFT 735-b1)的第一群组耦合且第二阵列电极(例如电极750-b1)可与两个TFT(例如TFT 735-c1、TFT 735-d1)的第二群组耦合。在一些情况中，TFT(例如TFT 735-a1、TFT 735-b1)可在电极(例如电极750-a1)的两端之间的点(例如中心区域内的中点、中心点)处与电极(例如电极750-a1)耦合。类似地，TFT(例如TFT 735-c1、TFT 735-d1)可在电极(例如电极750-b1)的两端之间(例如中心区域内的中点、中心点)与电极(例如电极750-b1)耦合。

在一些情况中，第一电极段(例如电极750-b2)可位于层面(例如D1层)的层处且比电极(例如电极750-a1)短，其中电极可为第一类型的存取线(例如字线)且在层面的层处沿第一方向延伸，且其中导电插塞(例如导电插塞796-b)可位于电极与第一电极段之间。在一些情况中，第一类型的第二存取线(例如电极750-b1)可在层面的层处沿第一方向延伸，其中第二存取线(例如电极750-b1)可与第一电极段(例如电极750-b2)同轴。在一些情况中，第二电极段(例如电极750-a2)可位于层面的层处且比电极(例如电极750-a1)短，其中第二电极段可与电极同轴。

因而，TFT组可促进对与有源阵列区域中的阵列电极相关联的存储器单元的存取操作(例如读取操作、写入操作)。例如，当激活TFT 735-a1时，电路系统层(例如构造于衬底204中的行解码器120)的选择节点可与电极750-a1(因此与电极750-a1相关联的存储器单元)耦合以执行存取操作。另外或替代地，可激活其它TFT(例如TFT 735-d)以将抑制节点耦合到阵列电极子组(例如未在存取操作期间被选择的包含电极750-b1的电极)以在存取操作期间使与未选择的存储器单元相关联的泄漏电流电平维持低于可接受阈值。

图7A说明各自包含一组TFT的插座区域的俯视图700-a及700-b。俯视图700-a可为字线插座区域的一部分，其包含可对应于沿第一方向延伸的字线的阵列电极(例如复合堆叠705的D1层中的电极750-c)。此外，俯视图700-a描绘包含导电插塞(例如导电插塞796-c)的一组TFT(例如TFT 735-aa、TFT 735-bb)。如本文中所描述，TFT 735-aa可与电路系统层的选择节点耦合且TFT 735-bb可与电路系统层的抑制节点耦合。

类似地，俯视图700-b可为位线插座区域的一部分，其包含可对应于沿第二方向(例如基本上正交于第一方向的第二方向)延伸的位线的阵列电极(例如复合堆叠705的D2层中的电极751)。此外，俯视图700-b描绘包含导电插塞(例如导电插塞796-e)的一组TFT(例如TFT 735-ee、TFT 735-ff)。如本文中所描述，TFT 735-ee可与电路系统层的选择节点耦合且TFT 735-ff可与电路系统层的抑制节点耦合。

在一些情况中，阵列层的插座区域可包含第一插座区域(例如与字线相关联的插座区域)，其包含导电插塞(例如导电插塞976-c)，其中电极(例如电极750-c)可包含延伸到第一插座区域中的第一类型的存取线(例如字线)。在一些情况中，阵列层的插座区域可包含第二插座区域(例如与位线相关联的插座区域)，其包含第二导电插塞(例如导电插塞796-e)，其中第二电极(例如电极751-a)可包含延伸到第二插座区域中的第二类型的存取线(例如位线)。

图7B说明插座区域的俯视图701及可包含于插座区域中的垂直TFT的另一俯视图702。俯视图701描绘一组阵列电极750、一组栅极电极760(其可为参考图3A到3L所描述的栅极电极360的实例)、一组通路腔742及一组TFT 735，其中每一TFT 735与相应导电插塞796接触。在一些情况中，俯视图701可为俯视图700中所描绘的插座区域的变型。

例如，TFT子组(例如两个TFT的群组)可从剩余TFT偏移，例如，TFT 735-e1及TFT735-e2相对于TFT 735-e3及TFT 735-e4偏移。由于以Z字形图案偏移TFT子组，俯视图701中所描绘的插座中的导电插塞之间的距离(例如导电插塞796-e2与导电插塞796-e3之间的距离)可大于俯视图700中所描绘的插座中的对应距离。此距离增大可促成光刻步骤期间的改进结果。在一些情况中，每一TFT(例如代替两个TFT的群组)可从相邻TFT偏移，使得导电插塞之间的最小距离可为两个导电插塞之间的对角线距离。例如，尽管俯视图701说明其中TFT以成对方式偏移(Z字形)(TFT对彼此偏移)的实例，但应理解，任何数目个其它偏移图案是可行的，其包含其中插座区域内的每一TFT从插座区域内的每一邻近(紧邻)TFT偏移的配置。

在一些情况中，插座区域可包含可包围导电插塞(例如导电层插塞796-e3、导电插塞796-e4)的第一栅极电极(例如栅极电极760-b)及可包围延伸穿过层面组的第一额外导电插塞(例如导电插塞796-e5)及延伸穿过层面组的第二额外导电插塞(例如导电插塞796-e2)的第二栅极电极(例如栅极电极760-a)，其中电极(例如电极750-e、电极750-f)可延伸于第一额外导电插塞与第二额外导电插塞之间。

垂直TFT的俯视图702可描绘俯视图700中所描绘的垂直TFT的变型。例如，栅极电极760-c可经配置以包围一个以上导电插塞(例如四个导电插塞796-f1到796-f4)。因此，垂直TFT可产生可比个别TFT(例如俯视图700中所展示的TFT 735-a1、TFT 735-c1)可产生的驱动电流更大近四(4)倍的驱动电流。为清楚起见，已省略俯视图702中的垂直TFT的其它特征。

图7C说明包含八(8)个存储器单元层面的阵列层的实例示意性横截面侧视图703。在一些情况中，八(8)个存储器单元层面可包含各自可沿第一方向(例如x方向)延伸的五(5)组字线及各自可沿第二方向(例如z方向)延伸的四(4)组位线。存储器单元层面(其在横截面侧视图703中描绘为交叉影线矩形)可定位于字线子组(例如WL1)与位线子组(例如BL1)之间。一些存取线(例如字线、位线)可由一个以上存储器单元层面共有。例如，WL2可由两个存储器单元层面(即，定位于WL2与BL1之间的第一存储器单元层面及定位于WL2与BL2之间的第二存储器单元层面)共有。类似地，BL4可由两个存储器单元层面(即，定位于BL4与WL4之间的第三存储器单元层面及定位于BL4与WL5之间的第四存储器单元层面)共有。

横截面侧视图703说明复合堆叠705的各种层。例如，横截面侧视图703描绘各自可包含字线子组(例如WL1)的五(5)个第一层715(例如参考图3A所描述的D1层、层315)、各自可包含存储器单元层面的八(8)个第二层720(例如参考图3A所描述的DM层、层320)及四(4)个第三层725(例如参考图3A所描述的D2层、层325)。

图7C还说明阵列层的插座区域的横截面侧视图704。横截面侧视图704-a可对应于横穿虚线AA的字线插座区域的横截面侧视图，如参考图7A所描述的俯视图700-a中所展示。横截面侧视图704-a可对应于复合堆叠705且说明五(5)个阵列电极750(例如D1层处的阵列电极750-f1到750-f5，其可称为字线或第一类型的存取线)。

横截面侧视图704-a还描绘各自可与导电元件(例如导电元件785-a1、导电元件785-b1)耦合的导电插塞(例如导电插塞796-c、导电插塞796-d)。每一导电元件可与电路系统层(例如字线选择驱动器、字线抑制驱动器)的节点(例如选择节点、抑制节点)耦合。横截面侧视图704-a还描绘八(8)对栅极电极(例如每一层720处的一对栅极电极)，其中每一栅极电极包围导电电极(例如导电插塞796-c、导电插塞796-d)。因而，横截面侧视图704-a描绘总共十六(16)个TFT。此外，横截面侧视图704-a说明电流路径745-a，字线插座区域的TFT组可激活电流路径745-a，使得驱动电流可在存取操作期间流动于导电元件785与字线750之间。

类似地，横截面侧视图704-b可对应于横穿虚线BB的位线插座区域的横截面侧视图，如参考图7A所描述的俯视图700-b中所展示。横截面侧视图704-b还可对应于复合堆叠705且说明四(4)个阵列电极751(例如D2层处的阵列电极751-c1到751-c4，其可称为位线或第二类型的存取线)。横截面侧视图704-b还描绘各自可与导电元件(例如导电元件785-a2、导电元件785-b2)耦合的导电插塞(例如导电插塞796-e、导电插塞796-f)。每一导电元件可与电路系统层(例如位线选择驱动器、位线抑制驱动器)的节点(例如选择节点、抑制节点)耦合。横截面侧视图704-b还描绘八(8)对栅极电极(例如每一层720处的一对栅极电极)，其中每一栅极电极包围导电电极(例如导电插塞796-e、导电插塞796-f)。因而，横截面侧视图704-b还描绘总共十六(16)个垂直TFT。此外，横截面侧视图704-b说明电流路径745-b，位线插座区域的TFT组可激活电流路径745-b，使得驱动电流可在存取操作期间流动于导电元件785与位线751之间。

在一些情况中，存储器装置的插座区域(例如参考图7C所描述的线插座区域)可包含延伸穿过一组存储器单元层面的导电插塞(例如导电插塞796-c)及各自至少部分包围导电插塞的一组晶体管(例如字线插座区域中的八(8)个垂直TFT)。在一些情况中，存储器装置可包含驱动器(例如字线选择驱动器)，其与导电插塞耦合且经配置以通过晶体管组的晶体管来与包含于层面组的层面中的电极(例如字线750-f1)选择性耦合。在一些情况中，存储器装置的第二插座区域(例如参考图7C所描述的位线插座区域)可包含延伸穿过层面组的第二导电插塞(例如导电插塞796-e)、各自至少部分包围第二导电插塞的第二组晶体管(例如位线插座区域中的八(8)个垂直TFT)及与第二导电插塞耦合且经配置以通过第二组的晶体管来与包含于层面中的第二电极(例如位线751-c1)选择性耦合的第二驱动器(例如位线选择驱动器)。

在一些情况中，电极(例如字线750-f1)可位于第一层(例如复合堆叠705的层715)处且插座区域可进一步包含用于层面的第二层(例如复合堆叠705的层720)处的晶体管的栅极电极(例如栅极电极760-a)，其中栅极电极至少部分包围导电插塞。在一些情况中，插座区域的垂直TFT可经配置以包含栅极电极(例如参考图7B所描述的栅极电极760-c)，其包围延伸穿过层面组且各自与驱动器(例如字线选择驱动器)耦合的一组导电插塞(例如参考图7B所描述的导电插塞796-f1的796-f4)，其中导电插塞组可包含导电插塞(例如导电插塞796-c)。

在一些情况中，插座区域(例如字线插座区域)可包含延伸穿过层面组的第三导电插塞(例如导电插塞796-d)及各自至少部分包围第三导电插塞的第三组晶体管(例如字线插座区域内的八(8)个TFT)。在一些情况中，存储器装置可包含第三驱动器，其与第三导电插塞耦合且经配置以通过第三组的晶体管子组来与包含于组的层面子组中的第一类型的存取线选择性耦合。在一些情况中，插座区域(例如位线插座区域)可包含延伸穿过层面组的第四导电插塞(例如导电插塞796-f)及各自至少部分包围第四导电插塞的第四组晶体管(例如位线插座区域内的八(8)个TFT)。在一些情况中，存储器装置可包含第四驱动器，其与第四导电插塞耦合且经配置以通过第四组的晶体管子组来与包含于组的层面子组中的第二类型的存取线选择性耦合。

图7D说明参考图7C所描述的阵列层的电路图738及示意性横截面侧视图703。电路图738-a可对应于包含参考横截面侧视图704-a所描述的十六(16)个TFT的字线插座区域。类似地，电路图738-b可对应于包含参考横截面侧视图704-b所描述的十六(16)个TFT的位线插座区域。两个电路图738描绘供说明的n型TFT，但本公开不受限于此，例如，电路图738可包含n型TFT、p型TFT或其任何组合。此外，电路图738中的TFT的栅极可指示激活或撤销激活TFT，例如，描绘为灰色矩形的TFT的栅极指示施加于栅极以激活TFT的第一栅极电压(例如Von)大于TFT的阈值电压，描绘为白色矩形的TFT的栅极指示施加于栅极以撤销激活TFT的第二栅极电压(例如Voff)小于TFT的阈值电压。

电路图738-a还描绘各自分别对应于参考图7C所描述的导电插塞796的TFT的共同节点797(例如节点797-c到797-f)。在一些情况中，共同节点可对应于TFT的源极(或漏极)。例如，共同节点797-c对应于与导电元件785-a1耦合的导电插塞796-c。导电元件785-a1可与驱动器的节点(例如字线选择驱动器736-a的选择节点)耦合。类似地，共同节点797-d对应于与导电元件785-b1耦合的导电插塞796-d。导电元件785-b1可与驱动器的节点(例如字线抑制驱动器737-a的抑制节点)耦合。此外，共同节点797-e对应于与导电元件785-a2耦合的导电插塞796-e。导电元件785-a2可与驱动器的节点(例如位线选择驱动器736-b的选择节点)耦合。类似地，共同节点797-f对应于与导电元件785-b2耦合的导电插塞796-f。导电元件785-b2可与驱动器的节点(例如位线抑制驱动器737-b的抑制节点)耦合。所属领域的技术人员应了解，选择驱动器(例如字线选择驱动器736-a、位线选择驱动器736-b)及抑制驱动器(例如字线抑制驱动器737-a、位线抑制驱动器737-b)可基于存储器单元或存储器技术(例如自选择存储器、FeRAM、CBRAM)的存取操作来执行不同功能(例如字线选择驱动器736-a执行抑制功能、字线抑制驱动器737-a执行选择功能)。

图7D说明字线插座区域(例如电路图738-a)中的TFT及位线插座区域(例如电路图738-b)中的TFT可促进对存储器单元层面的存取操作(例如读取操作、写入操作)。例如，存取命令可存取定位于BL3与WL4之间的第六存储器单元层面处的存储器单元(例如定位于第二层720-f处的存储器单元)，如横截面侧视图703中所指示。突显电路图738中的对应BL3及WL4(例如描绘为加粗线)以指示可激活哪些TFT。

在一些情况中，可通过激活WL4上方的TFT(例如将Von施加于栅极电极760-c6)或激活WL4下方的TFT(例如将Von施加于栅极电极760-c7)或两者来使电路图738-a中的WL4与字线选择驱动器736-a的选择节点耦合。类似地，可通过激活BL3上方的TFT(例如将Von施加于栅极电极760-d5)或激活BL3下方的TFT(例如将Von施加于栅极电极760-d6)或两者来使电路图738-b中的BL3与位线选择驱动器736-b的选择节点耦合。在一些情况中，驱动器(例如字线选择驱动器736-a、位线选择驱动器736-b)可经配置以通过组的至少两个晶体管(例如字线插座区域中的两个TFT、位线插座区域中的两个TFT)来与电极(例如字线、位线)选择性耦合。

另外或替代地，可激活或撤销激活与字线抑制驱动器737-a的抑制节点耦合的TFT(例如与共同节点797-d耦合的TFT)(例如，激活六个TFT且撤销激活两个TFT，如电路图738-a中所描绘)，使得所激活的TFT可使未选择的字线(例如WL1、WL2、WL3、WL5)与字线抑制驱动器737-a的抑制节点耦合。类似地，可激活或撤销激活与位线抑制驱动器737-b的抑制节点耦合的TFT(例如与共同节点797-f耦合的TFT)(例如，激活六个TFT且撤销激活两个TFT，如电路图738-b中所描绘)，使得所激活的TFT可使未选择的字线(例如BL1、BL2、BL4)与位线抑制驱动器737-b的抑制节点耦合。以此方式，可在存取操作期间缓解归因于未选择的字线或位线的干扰。

在一些情况中，TFT的一对栅极可经配置以在解码存取命令期间电连接(例如短接)，使得两个TFT(而非一个TFT)可提供较大电流驱动能力给所选择的存储器单元层面。例如，存取线的第一子组(例如WL2、WL3、WL4)可由一对TFT而非单个TFT驱动。此类TFT对可定位于存取线(例如字线、位线)上方及所述存取线下方且图7D使用具有灰色线的双箭头来说明TFT对的若干实例。在一些情况中，TFT的一些栅极(例如栅极电极760-c1、栅极电极760-c8)可缺乏相邻栅极以提供较大电流驱动能力。在此类情况中，存取线的第二子组(例如WL1、WL5)可由单个TFT而非一对TFT驱动。此配置(例如选择性连接存取线上方及下方的两个TFT)可实施于交越区域中，如参考图10A及10B所描述。

图8A到8C说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性插座区域及解码方案的图式。图8A到8C描述其中一组TFT可同时构造于复合堆叠805(例如参考图3A到3L所描述的一或多个垂直集成的复合堆叠305)内的插座区域的各种方面，如本文中所描述。图8A到8C包含插座区域的一部分的俯视图(例如插座区域的布局)以说明TFT组的子组可经配置以与其中定位存储器单元的有源阵列区域的阵列电极(例如存取线、字线、位线)的子组耦合。

另外，图8A到8C包含插座区域的不同部分的横截面侧视图以说明TFT组可使阵列电极与电路系统层(例如构造于衬底204中的行解码器120)耦合。在一些情况中，电路系统层可为其上方定位阵列层的衬底的一部分。此外，图8A到8C中所描述的TFT组可在存取操作期间根据参考图7A到7D所描述的TFT组的电路表示来操作。图8A到8C描绘包含一组环绕式TFT的插座区域作为说明实例，但本公开不受限于此，例如，插座区域可包含本文中所描述的其它种类的TFT或其任何组合。图5A到5N中描述环绕式TFT的制造技术及操作的方面。

图8A说明包含两组环绕式TFT的插座区域的俯视图801。俯视图801可为字线插座区域的一部分，其包含可对应于字线的阵列电极(例如复合堆叠805的D1层中的电极850-a)。另外，俯视图801描绘第一导电插塞896-a及第二导电插塞896-b。在一些情况中，第一导电插塞可与第一驱动器的第一节点(例如字线选择驱动器的选择节点)耦合且第二导电插塞可与第二驱动器的第二节点(例如字线选择驱动器的抑制节点)耦合。俯视图801还描绘复合堆叠805的第二层处的栅极电极860(例如包含电极材料861-a的栅极电极860-a、包含电极材料861-b的栅极电极860-b)。

在一些情况中，电极(例如电极850-a)可包含沿第一方向延伸于导电插塞(例如导电插塞896-a)与第二导电插塞(例如导电插塞896-b)之间的第一部分(例如电极片855-a)、沿第二方向延伸的与第一部分的端耦合的第二部分(例如电极850-a1)及沿第二方向延伸的与第一部分的第二端耦合的第三部分(例如电极850-a2)。在一些情况中，第一部分(例如电极片855-a)可比第二部分(例如电极850-a1)及第三部分(例如电极850-a2)宽。

图8A还说明阵列层的插座区域的横截面侧视图802。横截面侧视图802-a可对应于横穿虚线AA的字线插座区域的横截面侧视图，如俯视图801中所展示。为清楚起见，横截面侧视图802-a省略电介质插塞，例如导电插塞896-a与导电插塞896-b之间的电介质插塞、由栅极电极包围的电介质插塞。横截面侧视图802-a说明包含五(5)个阵列电极(例如字线、包含层815处的电极片855的阵列电极)的复合堆叠805。

横截面侧视图802-a还描绘各自可与导电元件(例如导电元件855-a1)耦合的导电插塞(例如导电插塞896-a)。导电插塞可充当TFT组的共同节点(例如源极或漏极)。每一导电元件可与电路系统层(例如字线选择驱动器、字线抑制驱动器)的节点(例如选择节点、抑制节点)耦合。横截面侧视图802-a还描绘八(8)对栅极电极(例如每一层820处的一对栅极电极)。因而，横截面侧视图802-a描绘总共十六(16)个环绕式TFT。此外，横截面侧视图802-a说明电流路径845-a，字线插座区域的TFT组可激活电流路径845-a，使得驱动电流可在存取操作期间流动于导电元件885与字线850之间。

类似地，横截面侧视图802-b可对应于位线插座区域的横截面侧视图。除位线插座区域的俯视图可相对于描绘字线插座区域801的俯视图801旋转约90°(因为位线可沿可基本上正交于字线的方向延伸)之外，位线插座区域的俯视图可与描绘字线插座区域的俯视图801相同。横截面侧视图802-b还可对应于复合堆叠805且说明四(4)个阵列电极(例如位线、包含层825处的电极片856的阵列电极)。

横截面侧视图802-b还描绘各自可与导电元件(例如导电元件855-a2)耦合的导电插塞(例如导电插塞896-c)。每一导电元件可与电路系统层(例如位线选择驱动器、位线抑制驱动器)的节点(例如选择节点、抑制节点)耦合。横截面侧视图802-b还描绘八(8)对栅极电极(例如每一层720处的一对栅极电极)。因而，横截面侧视图802-b还描绘总共十六(16)个环绕式TFT。此外，横截面侧视图802-b说明电流路径845-b，位线插座区域的TFT组可激活电流路径845-b，使得驱动电流可在存取操作期间流动于导电元件885与位于线851(例如包含层825处的电极856的位线)之间。

在一些情况中，存储器装置的插座区域(例如参考图8A所描述的线插座区域)可包含延伸穿过一组存储器单元层面的导电插塞(例如导电插塞896-a)及各自具有与导电插塞接触的源极或漏极的一组晶体管(例如可与选择节点耦合的环绕式TFT)。在一些情况中，存储器装置可包含驱动器(例如字线选择驱动器)，其与导电插塞耦合且经配置以通过晶体管组的晶体管来与包含于层面组的层面中的电极(例如字线850)选择性耦合。

在一些情况中，插座区域可包含延伸穿过层面组的第二导电插塞(例如导电插塞896-b)及各自具有与导电插塞接触的源极或漏极的第二组晶体管(例如可与一抑制节点耦合的环绕式TFT)。在一些情况中，存储器装置可包含第二驱动器(例如字线抑制驱动器)，其与第二导电插塞耦合且经配置以通过第二组的晶体管子组来与包含于层面组的层面子组中的所述第一类型的存取线选择性耦合。

在一些情况中，插座区域可包含晶体管组(例如可与选择节点耦合的环绕式TFT)的第一组栅极电极(例如栅极电极860-a)及第二组晶体管(例如可与抑制节点耦合的环绕式TFT)的第二组栅极电极(例如栅极电极860-b)，其中导电插塞(例如导电插塞896-a)及第二导电插塞(例如导电插塞896-b)可位于第一组栅极电极(例如栅极电极860-a)与第二组栅极电极(例如栅极电极860-b)之间。

图8B说明包含有源阵列区域及两个插座区域(例如字线插座区域)(其各自包含一组TFT)的阵列层的图式803-a。图式803-a描绘阵列层的俯视图的一些方面(例如TFT组的存取线及结构特征)，且为视觉清楚，省略其它方面。在一些情况中，有源阵列区域可包含构造于复合堆叠805内的一组存储器单元层面。如本文中所描述，TFT组还可构造于复合堆叠805的插座区域中。在一些情况中，TFT组可包含参考图5A到5N所描述的环绕式TFT。拼合图式803-a中所描绘的线(例如字线的电极)(例如，每一字线与比延伸到有源阵列区域中的较窄部分短的较宽部分相关联，如参考图5A及8A所描述)以产生环绕式TFT构造的空间。例如，字线的较宽部分扩展于八(8)个字线(例如八(8)群组配置)上方。在一些情况中，TFT可大致定位于字线(例如中心分接阵列电极)的中心处。

图式803-a包含十六(16)个字线作为实例且因此包含十六(16)组环绕式TFT，即，八(8)个位于有源阵列区域的一侧上且另八(8)个位于相对侧上。此外，图式803-a描绘可为字线抑制驱动器的抑制驱动器837(其可为字线抑制驱动器737的实例)。在一些情况中，抑制驱动器837可由八(8)组环绕式TFT共有。在其它情况中，每一组环绕式TFT可分别与单独抑制驱动器耦合。图式803-a还描绘八(8)个选择驱动器836(其可为字线选择驱动器736的实例)的群组。每一选择驱动器可为与八(8)组环绕式TFT中的一者耦合的字线选择驱动器。在一些情况中，抑制驱动器837及八(8)个选择驱动器836的群组可定位于存储器单元层面组下方(或上方)。在一些情况中，抑制驱动器(例如抑制驱动器837)及选择驱动器(例如选择驱动器736)可基于存储器单元或存储器技术(例如自选择存储器、FeRAM、CBRAM)的存取操作来执行不同功能(例如，抑制驱动器837执行一选择功能，选择驱动器736执行抑制功能)。

图式803-a还包含可控制环绕式TFT的栅极电极(例如复合堆叠805内的层820处的栅极电极860)的共同层面选择线846及共同层面抑制线847。共同层面选择线846可经配置以耦合(例如短接)与层面的选择信号相关联的环绕式TFT(例如经配置以与字线选择驱动器的选择节点耦合的环绕式TFT)的所有栅极电极。此外，共同层面选择线846可与定位于存储器单元层面组下方(或上方)的第一共同栅极驱动器耦合。类似地，共同层面抑制线847可经配置以耦合(例如短接)与层面的抑制信号相关联的环绕式TFT(例如经配置以与字线抑制驱动器的抑制节点耦合的环绕式TFT)的所有栅极电极。此外，共同层面抑制线847可与定位于存储器单元层面组下方(或上方)的第二共同栅极驱动器耦合。在一些情况中，共同栅极驱动器(其可称为层面选择驱动器)可定位于不同于插座区域的位置中。在一些情况中，共同栅极驱动器可共享于一组插座区域之间，其中存储器阵列的一部分包含插座区域组及一或多个有源阵列区域。在一些情况中，插座区域可包含一组栅极电极(例如栅极电极860)，其包含于层面中且彼此耦合(例如共同层面选择线846、共同层面抑制线847)及与存储器单元层面组下方(或上方)的共同栅极驱动器耦合。在一些情况中，栅极电极组包含晶体管(例如插座区域中的环绕式TFT)的栅极电极。

图8C说明包含有源阵列区域及两个插座区域(例如字线插座区域)(其各自包含一组TFT)的阵列层的图式803-b。图式804-b描绘阵列层的俯视图的一些方面，例如TFT组(例如环绕式TFT)的存取线及结构特征。图式803-b包含字线选择驱动器836-a(其可为字线选择驱动器736-a的实例)及字线抑制驱动器837-a(其可为字线抑制驱动器737-a的实例)。另外，图式803-b描绘解码器电路系统876。在一些情况中，字线选择驱动器836-a、字线抑制驱动器837-a及解码器电路系统876可定位于存储器单元层面组下方(或上方)。与图式803-a相比，图式803-b可描绘用于控制环绕式TFT的栅极电极(例如复合堆叠805内的层820处的栅极电极860)的替代配置。例如，代替耦合环绕式TFT的所有栅极电极(例如使用参考图式803-a所描述的共同层面选择线846及共同层面抑制线847)，解码器电路系统876可经配置以解码每一栅极电极的控制信号。在图式803-b所描绘的实例中，两个插座区域中的六十四(64)个TFT中的每一者可与栅极电极的驱动器耦合。在一些情况中，包含插座区域的存储器装置可包含解码器电路系统，其位于层面组下方且经配置以基于从包含于层面中的一组栅极电极选择晶体管的栅极电极来激活晶体管。

图9说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性解码方案的图式900。图式900中所描绘的基于TFT的解码器电路系统可构造于复合堆叠(例如复合堆叠305、复合堆叠705、复合堆叠805)内。构造于复合堆叠内的此解码器电路系统可执行原本可由逻辑电路系统层执行的解码功能的至少一部分。例如，解码器电路系统可执行除从一组存储器单元层面选择层面之外的额外功能。在一些情况中，逻辑电路系统层可定位于存储器单元层面组可构造于其上方的衬底内。以此方式，衬底内的逻辑电路系统可经简化以减小对应于逻辑电路系统的面积或可支持额外存储器阵列层面。

图式900描绘可包含供说明的平面TFT的解码器电路系统，但本公开不受限于此，例如，复合堆叠内的解码器电路系统可包含本文中所描述的其它类型的TFT或其任何组合。图4A到4AA描述平面TFT的制造技术及操作的方面。此外，图式900描绘单端驱动器方案，例如，TFT提供驱动电流到定位于存取线的端处的存取线(例如字线)。所属领域的技术人员应了解，可在不失任何功能的情况下使用不同驱动器方案(例如，TFT提供定位于存取线的两端之间的驱动电流)或更复杂驱动器电路系统。

图式900描绘彼此上下叠置的层面的集群(例如包含八(8)个层面(即，层面966-a到层面966-h)的集群967)，其中每一层面可包含一或多个图块。图式900描绘一组TFT以执行图块内的解码功能，例如从图块内的一组存取线(例如八(8)个字线)激活存取线(例如字线)。在本文所描述的解码器电路系统的上下文中，集群可指代图块群组，且图块可指代阵列解码单元。此外，图式900描绘选择驱动器936(其可为字线选择驱动器736-a的实例)及抑制驱动器937(其可为字线抑制驱动器737-a的实例)。在一些情况中，选择驱动器936及抑制驱动器937可定位于逻辑电路系统层内。

在一些情况中，层面(例如层面966-a到层面966-h)内的电极层(例如包含存取线(例如字线及位线)的层)可包含提供第二组TFT(例如与字线耦合的TFT对，如图9中所展示)的栅极的控制信号的第一组TFT，其中第一组TFT的源极或漏极可与可构造于层面内的电极层处的第三组TFT耦合。

例如，图式900描绘解码器电路系统可执行层面966(例如层面966-a到层面966-h)内的图块内的八(8)个解码中的一者，例如，可激活八对TFT中的一者(例如呈串联配置的两个TFT)以激活图块内的八个存取线(例如字线)中的一者。此外，图式900描绘解码器电路系统可结合可执行层面级解码的层面级解码器来执行六十四(64)个解码中的一者，例如，层面级解码器可选择(或激活)集群967内的八个层面中的一者(例如层面966-a到层面966-h中的一者)。

图10A及10B说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性交越区域的图式。

图10A说明描绘包含有源阵列区域(例如有源阵列1055-a到有源阵列1055-d)及插座区域(例如插座区域1065、插座区域1066)(其中可构造TFT组)的阵列层的俯视图的图式1000，如本文中所描述。图式1000可包含参考图1所描述的存储器装置100的实例的一些方面。在一些情况中，图式1000可为3D存储器装置的一部分，其包含构造于复合堆叠1005(其可为参考图7C所描述的复合堆叠705的实例)内的两个或更多个存储器单元层面，如图10B中所描绘。在一些实例中，图式1000可为本文中所描述的填塞架构的实例。TFT组可构造于复合堆叠1005内且可包含参考图3A到3L所描述的垂直TFT、参考图4A到4AA所描述的平面TFT、参考图5A到5N所描述的环绕式TFT或参考图6A到6R所描述的混合TFT或其任何组合。

此外，图式1000描绘有源阵列1055可包含沿第一方向延伸的第一类型的第一组存取线(例如字线)及沿可基本上正交于第一方向的第二方向延伸的第二类型的第二组存取线(例如位线)。第一组存取线可定位于复合堆叠1005的第一层(例如D1层、参考图10B所描述的层1015)处。类似地，第二组存取线可定位于复合堆叠1005的第三层(例如D2层、参考图10B所描述的层1025)处。图式1000描绘第一组存取线(例如字线)可与有源阵列的边界(例如有源阵列1055-a及有源阵列1055-b的边界)交叉。类似地，第二组存取线(例如位线)可与有源阵列的边界(例如有源阵列1055-a及有源阵列1055-c的边界)交叉。

另外，插座区域1065中的TFT可经配置以与第一组存取线(例如字线)耦合，且插座区域1066中的TFT可经配置以与第二组存取线(例如位线)耦合。以此方式，插座区域1065(例如字线插座)中的TFT可使电路系统层的节点(例如选择节点、抑制节点)与有源阵列1055的一或多个字线耦合。类似地，插座区域1066(例如位线插座)中的TFT可使电路系统层的节点(例如选择节点、抑制节点)与有源阵列1055的一或多个位线耦合。

此外，层面选择线1070可界定于复合堆叠1005的第二层(例如DM层、参考10B所描述的层1020)处的插座区域(例如插座区域1065、插座区域1066)中。在一些情况中，层面选择线1070可与还构造于第二层(例如DM层、层1020)处的TFT的栅极电极耦合，如本文中针对各种TFT所描述。因而，层面选择线1070可与TFT的栅极电极耦合且可称为插座区域内的TFT的栅极的控制线。

两组存取线(例如字线及位线)的层面选择线1070可构造于第二层(例如复合堆叠1005的DM层、层1020)处，且交越区域1075可经界定以避免层面选择线1070短接，其中两个层面选择线可交叉(例如其中层面选择线1070-a与层面选择线1070-d交叉的交越区域1075-a、其中层面选择线1070-b与层面选择线1070-d交叉的交越区域1075-b)。此类交越区域可基于有源阵列布置(例如填塞架构)的配置来定位于各种位置处。作为实例，图式1000描绘有源阵列1055的拐角处的交越区域。

图10B说明描绘交越区域的放大俯视图的图式1001及描绘横穿交越区域内的各种位置的交越区域的横截面侧视图的图式1002。图式1001包含其中第一组层面选择线(例如包含层面选择线1070-f1的层面选择线)可与第二组层面选择线(例如包含层面选择线1070-g1的层面选择线)交叉的交越区域1075-d。第一组层面选择线可与字线插座(例如插座区域1065)相关联且可为字线插座内的TFT(例如经配置以与字线耦合的TFT)的栅极的控制线。类似地，第二组层面选择线可与位线插座(例如插座区域1066)相关联且可为位线插座内的TFT(例如经配置以与位线耦合的TFT)的栅极的控制线。

图10B还说明描绘横穿图式1001中所展示的虚线(例如使层面选择线1070-f1转变成交越区域1075-d的虚线AA到虚线EE)的层面选择线(例如层面选择线1070-f1)的横截面侧视图的图式1002。图式1002描绘包含第一层(例如D1层、层1015)、第二层(例如DM层、层1020)及第三层(例如D2层、层1025)的复合堆叠1005。

横穿虚线AA的横截面图1002-a描绘构造于D1层(例如层1015)处的阵列电极1050。虚线AA对应于字线且横截面图1002-a中所描绘的阵列电极1050可与字线耦合。横截面图1002-a还描绘构造于DM层(例如层1020)处的栅极电极(例如包含电极材料1061的栅极电极)。横截面图1002-a中所描绘的栅极电极可为层面选择线1070-f1(例如字线插座区域1065内的TFT的栅极的控制线)的部分。

除因为包含虚线BB的交越区域的第一部分远离横截面图1002-a中所描绘的线而不存在阵列电极1050之外，横穿虚线BB的横截面图1002-b描绘横截面图1002-a的类似结构。

横穿虚线CC的横截面图1002-c描绘可在包含虚线CC的交越区域的第二部分中跨D1层(例如层1015)及DM层(例如层1020)两者构造栅极电极(例如包含电极材料1061的栅极电极)，例如，电极材料1061跨越D1层及DM层。以此方式，可连接(例如电短接)一对内栅极电极(例如对应于电极材料1061-b的电极及对应于电极材料1061-c的电极)，如由灰色箭头所指示。

横穿虚线DD的横截面图1002-d描绘可在包含虚线DD的交越区域的第三部分中的D1层(例如层1015)处构造栅极电极(例如包含电极材料1061的栅极电极)。以此方式，栅极电极(例如字线插座区域1065内的TFT的栅极的控制线)可从八(8)个DM层(例如层1020)处的栅极电极转换成五(5)个D1层(例如层1015)处的栅极电极，同时从交越区域的第一部分过渡到交越区域的第三部分。如本文中所描述，内电极对可在过渡期间电连接。内栅极电极对可对应于参考图7D的电路图738-a所描述的TFT的栅极对(例如由灰色箭头表示的栅极对)。

类似地，层面选择线1070-g1(例如位线插座区域1066内的TFT的栅极的控制线)可经构造以具有穿过交越区域1075-d的不同部分的不同结构配置。以此方式，栅极电极(例如位线插座区域1066内的TFT的栅极的控制线)可在交越区域1075-d内从八(8)个DM层(例如层1020)处的栅极电极转换成四(4)个D2层(例如层1025)处的栅极电极，例如使层面选择线1070-g1沿相对于虚线AA到EE的正交方向过渡到交越区域1075-d中。在过渡期间，可电连接内栅极电极对，因为可跨DM层(例如层1020)及D2层(例如层1025)构造栅极电极的电极材料1062，例如，电极材料1062在对应于包含层面选择线1070-f1的虚线CC的交越区域的第二部分的交越区域1075-d的一部分处跨越DM层及D2层。内栅极电极对可对应于参考图7D的电路图738-b所描述的TFT的栅极对(例如由灰色箭头所表示的栅极对)。

以此方式，横穿虚线EE的横截面图1002-e描绘可在层1015处构造层面选择线1070-f1的栅极电极(例如包含电极材料1061-a、电极材料1061-i、电极材料1061-j、电极材料1061-k、电极材料1061-h的栅极电极)且可在层1025处构造层面选择线1070-g1的栅极电极(例如包含电极材料1062-a、电极材料1062-b、电极材料1062-c、电极材料1062-d的栅极电极)。因而，层面选择线1070-f1及层面选择线1070-g1可在彼此不电短接的情况下交叉。

图式1002的横截面图还可表示从交越区域1075-d过渡的层面选择线1070-f1的横截面侧视图。换句话来说，横穿虚线DD的横截面图1002-d可与横穿虚线D'D'的横截面图相同。类似地，横穿虚线CC的横截面图1002-c可与横穿虚线C'C'的横截面图相同。此外，横穿虚线A'A'的横截面图与横穿虚线AA的横截面图1002-a相同。

在一些情况中，存储器装置(例如参考图1所描述的存储器装置、3D存储器装置)可包含一组存储器单元层面，其各自包含第一层(例如D1层)、第二层(例如DM层)、第三层(例如D2层)及一组存储器阵列、沿第一方向延伸的一组第一电极、沿与第一方向相交的第二方向延伸的一组第二电极。在一些情况中，在存储器阵列组的存储器阵列之间的区域(例如交越区域1075)内，第一电极组中的每一第一电极包含第二层处的第一部分、第一层处的第二部分及第二层处的第三部分、且第二电极组中的每一第二电极包含第二层处的第一部分、第三层处的第二部分及第二层处的第三部分。

在一些情况中，第一电极组中的每一第一电极进一步包含区域内跨越至少第二层及第一层的第四部分，且第二电极组中的每一第二电极进一步包含区域内跨越至少第二层及第三层的第四部分。在一些情况中，第一电极组的至少两个第一电极的第四部分可由至少两个第一电极共有，且第二电极组的至少两个第二电极的第四部分可由至少两个第二电极共有。

在一些情况中，第一电极组中的每一第一电极进一步包含区域内跨越至少第一层及第二层的第五部分，且第二电极组中的每一第二电极进一步包含区域内跨越第三层及第二层的至少两者的第五部分。在一些情况中，第一电极组的第一电极的至少一子组可一起耦合于区域内，且第二电极组的第二电极的至少一子组可一起耦合于区域内。

在一些情况中，存储器装置可包含位于组的存储器阵列内且经配置以选择第一类型的存取线的第一组晶体管，其中组的第一电极可与第一组晶体管的栅极耦合。在一些情况中，存储器装置可包含位于组的存储器阵列内且经配置以选择第二类型的存取线的第二组晶体管，其中组的第二电极可与第二组晶体管的栅极耦合。在一些情况中，第一组晶体管及第二组晶体管可位于组的层面内。

图11说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性存储器装置的图式1100。在一些情况中，存储器装置可包含参考图1及2所描述的两个或更多个存储器单元层面。图式1100包含衬底1156、一或多组阵列层1157(其各自包含有源阵列区域及插座区域)及一层TFT电路1158。衬底1156可为参考图2所描述的衬底204的实例。在一些情况中，衬底1156可包含逻辑电路系统层。阵列层1157可为参考图7、8及10所描述的阵列层的实例。阵列层1157可包含复合堆叠(例如参考图7C所描述的复合堆叠705、参考图8A所描述的复合堆叠805、参考图10B所描述的复合堆叠1005)。此外，阵列层1157可包含有源阵列区域中的一组存储器单元层面及其中定位一组TFT的插座区域。在一些情况中，每一阵列层(例如阵列层1157-a、阵列层1157-b)可包含一定数量的存储器单元层面(例如八(8)个层面、十六(16)个层面、三十二(32)个层面、六十四(64)个层面)。TFT组可包含垂直TFT、平面TFT、环绕式TFT或混合TFT或其任何组合。一层TFT电路1158可为参考图9所描述的基于TFT的解码器电路系统的实例。

在一些情况中，存储器装置可包含存储器阵列，其包含第一层(例如参考图7C所描述的第一层715)处的一组电极及第二层(例如参考图7C所描述的第二层720)处的一组存储器单元。存储器装置还可包含经配置以从电极组选择电极的一组晶体管，晶体管组各自包含第二层处的栅极电极、第一层处的半导体材料。在一些情况中，存储器阵列可位于存储器装置的第一层面(例如阵列层1157-a的第一存储器单元层面)处。在一些情况中，存储器装置还可包含第二层面(例如阵列层1157-b的第二存储器单元层面)，其中第二层面可包含：第二存储器阵列，其包含第二层面的第一层处的第二组电极及第二层面的第二层处的第二组存储器单元；及第二组晶体管，其经配置以从第二组电极选择电极，第二组晶体管各自包含第二层面的第二层处的栅极电极及第二层面的第一层处的半导体材料。

在一些情况中，存储器装置的第一层面可包含于第一组层面(例如可包含一定数量的存储器单元层面的阵列层1157-a的第一存储器单元层面)中且存储器装置的第二层面可包含于第二组层面(例如可包含一定数量的存储器单元层面的阵列层1157-b的第二存储器单元层面)中。在一些情况中，存储器装置可进一步包含第一组层面(例如阵列层1157-a)与第二组层面(例如阵列层1157-b)之间的解码器电路系统(例如一层TFT电路1158)，其中解码器电路系统可经配置以从第一组的层面(例如阵列层1157-a)及第二组的层面(例如阵列层1157-b)选择一或多个层面。

在一些情况中，存储器阵列可位于包含于存储器装置的一组层面中的层面(例如可包含一定数量的存储器单元层面的阵列层1157-a的存储器单元层面)处，且存储器装置可进一步包含解码器电路系统(例如参考图9所描述的解码器电路系统)，其包含于层面中且经配置以基于从包含于层面中的一组对应栅极电极选择晶体管的栅极电极来激活晶体管组的晶体管。

图12说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的方法1200。方法1200的操作可由本文中(例如)参考图3A到3L所描述的方法实施。

在框1205中，可形成穿过包含第一层、第二层及第三层的堆叠的顶层的第一组通路及第二组通路。可根据本文中所描述的方法来执行框1205的操作。在特定实例中，框1205的操作的方面可执行为参考图3A到3L所描述的一或多个过程的部分。

在框1210中，可使用第一组通路来形成晶体管的栅极电极，栅极电极位于第二层处。可根据本文中所描述的方法来执行框1210的操作。在特定实例中，框1210的操作的方面可执行为参考图3A到3L所描述的一或多个过程的部分。

在框1215中，可使用第二组通路来形成晶体管的第二电极，第二电极位于第一层处。可根据本文中所描述的方法来执行框1215的操作。在特定实例中，框1215的操作的方面可执行为参考图3A到3L所描述的一或多个过程的部分。

在框1220中，可使用由第一组通路及第二组通路共有的通路来形成晶体管的第三电极，第三电极至少延伸穿过第三层。可根据本文中所描述的方法来执行框1220的操作。在特定实例中，框1220的操作的方面可执行为参考图3A到3L所描述的一或多个过程的部分。

在本文所描述的方法1200的一些实例中，形成晶体管的栅极电极可包含：在第二层处形成与第一组通路对准的沟道；形成与沟道保形的绝缘材料；及基于形成绝缘材料来使用电极材料填充沟道。在一些情况中，方法1200还可包含使用通路来移除栅极电极的一部分以形成第二层处的腔及使用通路来形成位于第二层处的腔中且与栅极电极接触的氧化物材料。在一些情况中，方法1200还可包含使用通路来移除第二电极的一部分以形成第一层处的腔及使用通路来形成位于第一层处的腔中且与第二电极接触的欧姆材料。在一些情况中，方法1200还可包含使用通路来形成跨越第一层及第二层的腔及使用通路来形成跨越第一层及第二层的腔中的半导体材料。

在一些情况中，方法1200还可包含使用通路来形成与半导体材料接触的绝缘材料。在一些情况中，方法1200还可包含使用通路来形成第三层处的腔及使用通路来形成位于第三层处的腔中且与第三电极接触的欧姆材料。在本文所描述的方法1200的一些实例中，形成晶体管的第三电极可包含使用通路来形成穿过堆叠而到逻辑电路系统层的孔及使用电极材料来填充孔。在本文所描述的方法1200的一些实例中，形成晶体管的第二电极可包含：在第一层处形成与第二组通路对准的沟道，其中第二组通路形成与由第一组通路形成的第一行通路相交的第二行通路；使用电极材料来填充第一层处的沟道；及形成对应于第二组通路的一组电介质插塞，其中电介质插塞延伸穿过第一层处的沟道中的电极材料。

图13说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的方法1300。方法1300的操作可由本文中(例如)参考图4A到4AA所描述的方法实施。

在框1305中，可形成穿过包含第一层及第二层的堆叠的顶层的第一通路、第二通路及第三通路。可根据本文中所描述的方法来执行框1305的操作。在特定实例中，框1305的操作的方面可执行为参考图4A到4AA所描述的一或多个过程的部分。

在框1310中，可使用第一通路来形成晶体管的栅极电极。可根据本文中所描述的方法来执行框1310的操作。在特定实例中，框1310的操作的方面可执行为参考图4A到4AA所描述的一或多个过程的部分。

在框1315中，可使用第二通路来形成晶体管的第二电极，第二电极延伸穿过第一层及第二层。可根据本文中所描述的方法来执行框1315的操作。在特定实例中，框1315的操作的方面可执行为参考图4A到4AA所描述的一或多个过程的部分。

在框1320中，可至少使用第一通路及第三通路来形成晶体管的第三电极。可根据本文中所描述的方法来执行框1320的操作。在特定实例中，框1320的操作的方面可执行为参考图4A到4AA所描述的一或多个过程的部分。

在本文所描述的方法1300的一些实例中，形成晶体管的栅极电极可包含：使用包含第一通路的一组通路来形成第二层处的沟道；形成与第二层处的沟道保形的绝缘材料；及使用接触绝缘材料的电极材料来填充第一沟道。在一些情况中，方法1300还可包含：使用第一通路来形成第一层处的腔以暴露栅极电极的至少一部分；基于形成腔，使用第一通路来形成与栅极电极接触的氧化物材料；及使用第一通路来形成位于第一层处的腔中且与氧化物材料接触的半导体材料。

在一些情况中，方法1300还可包含：至少使用第二通路来形成第一层处的第二腔以暴露第三电极及半导体材料的至少一部分；使用第三通路来形成第一层处的第三腔以暴露半导体材料；及使用欧姆材料来填充第一层处的第二腔及第三腔。在本文所描述的方法1300的一些实例中，形成晶体管的第三电极可包含：至少使用第一通路及第三通路来形成第一层处的第一沟道；使用电极材料来填充第一层处的第一沟道；在第一层处的第一沟道内的电极材料中形成窄于第一沟道的第二沟道；及使用电介质材料来填充第二沟道。在本文所描述的方法1300的一些实例中，形成晶体管的第二电极可包含使用第二通路来形成穿过堆叠而到逻辑电路系统层的孔及使用电极材料来填充孔。

图14说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的方法1400。方法1400的操作可由本文中(例如)参考图5A到5N或图6A到6R所描述的方法实施。

在框1405中，可形成穿过包括第一层、第二层及第三层的堆叠的顶层的第一组通路、第二组通路及第三通路。可根据本文中所描述的方法来执行框1405的操作。在特定实例中，框1405的操作的方面可执行为参考图5A到5N或图6A到6R所描述的一或多个过程的部分。

在框1410中，可使用第一组通路来形成晶体管的栅极电极，栅极电极位于第二层处。可根据本文中所描述的方法来执行框1410的操作。在特定实例中，框1410的操作的方面可执行为参考图5A到5N或图6A到6R所描述的一或多个过程的部分。

在框1415中，可使用第二组通路来形成晶体管的第二电极，第二电极位于第一层处。可根据本文中所描述的方法来执行框1415的操作。在特定实例中，框1415的操作的方面可执行为参考图5A到5N或图6A到6R所描述的一或多个过程的部分。

在框1420中，可使用第三通路来形成晶体管的第三电极，第三电极至少延伸穿过第三层。可根据本文中所描述的方法来执行框1420的操作。在特定实例中，框1420的操作的方面可执行为参考图5A到5N或图6A到6R所描述的一或多个过程的部分。

在本文所描述的方法1400的一些实例中，形成晶体管的栅极电极可包含：使用第一组通路来形成第二层处的沟道；形成与第二层处的沟道接触的绝缘材料；使用电极材料来填充第二层处的沟道；及使用第一组通路来形成延伸穿过电极材料的一组对应孔。在一些情况中，方法1400还可包含形成穿过堆叠的顶层的第三组通路及使用第三组通路来形成跨越第一层、第二层及第三层的腔，其中跨越第一层、第二层及第三层的腔暴露与栅极电极保形的绝缘材料。

在一些情况中，方法1400还可包含：使用第三组通路来移除与栅极电极接触的绝缘材料的一部分；在移除绝缘材料的部分之后，使用第三组通路来形成与栅极电极接触的氧化物材料；及使用与氧化物材料接触的半导体材料来填充跨越第一层、第二层及第三层的腔。在一些情况中，方法1400还可包含形成穿过半导体材料而到逻辑电路系统层的孔及使用电极材料来填充孔以形成晶体管的第四电极。

在一些情况中，方法1400还可包含：使用第三通路来形成第一层处的腔以暴露半导体材料及第二电极；使用第三通路来使第一层处的腔由欧姆材料填充，欧姆材料与半导体材料及第二电极接触；使用第三通路来移除欧姆材料的一部分；使用第三通路来形成与欧姆材料接触的绝缘材料；及使用第三通路来形成位于第三层处且与半导体材料接触的欧姆材料。

在一些情况中，方法1400还可包含：使用欧姆材料来填充跨越第一层、第二层及第三层的腔；使用第三组通路的子组及第三通路来形成跨越第一层、第二层及第三层的第二腔；及使用半导体材料来填充跨越第一层、第二层及第三层的第二腔。在一些情况中，方法1400还可包含：使用第三通路来形成穿过第一层、第二层及第三层的孔；使用第三通路来形成与第一层及第二层处的半导体材料接触的绝缘材料；使用第三通路来形成第三层处的腔；及使用欧姆材料来填充第三层处的腔。在本文所描述的方法1400的一些实例中，形成晶体管的第三电极可包含使用第三通路来形成穿过堆叠而到逻辑电路系统层的孔及使用电极材料来填充孔。

图15说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的方法1500。方法1500的操作可由本文中所描述的控制器或其组件实施。例如，方法1500的操作可由控制器(例如参考图1所描述的存储器控制器140)执行。在一些实例中，控制器可执行一组指令以控制存储器阵列的功能元件执行本文中所描述的功能。另外或替代地，控制器可使用专用硬件来执行本文中所描述的功能的方面。

在框1505中，控制器可接收存储器单元的存取操作的指示。可根据本文中所描述的方法来执行框1505的操作。在特定实例中，框1505的操作的方面可执行为参考图7C、7D、8A到8C及9所描述的一或多个过程的部分。

在框1510中，控制器可识别包含存储器单元的存储器单元层面，层面包含于一组层面中。可根据本文中所描述的方法来执行框1510的操作。在特定实例中，框1510的操作的方面可执行为参考图7C、7D、8A到8C及9所描述的一或多个过程的部分。

在框1515中，控制器可基于识别及使用包含于层面中的第一晶体管来使包含于层面中的电极与延伸穿过层面组的导电插塞耦合。可根据本文中所描述的方法来执行框1515的操作。在特定实例中，框1515的操作的方面可执行为参考图7C、7D、8A到8C及9所描述的一或多个过程的部分。

在框1520中，控制器可基于使电极与导电插塞耦合来将电极驱动到与存取操作相关联的电压。可根据本文中所描述的方法来执行框1520的操作。在特定实例中，框1520的操作的方面可执行为参考图7C、7D、8A到8C及9所描述的一或多个过程的部分。

描述用于执行一或若干方法(例如方法1500)的设备。设备可包含用于接收存储器单元的存取操作的指示的构件、用于识别包含存储器单元的存储器单元层面的构件(层面包含于一组层面中)、用于基于识别及使用包含于层面中的第一晶体管来使包含于层面中的电极与延伸穿过层面组的导电插塞耦合的构件及用于基于使电极与导电插塞耦合来将电极驱动到与存取操作相关联的电压的构件。

描述用于执行一或若干方法(例如方法1500)的另一设备。设备可包含存储器阵列及与存储器阵列电子通信的存储器控制器，其中存储器控制器可操作以：接收存储器单元的存取操作的指示；识别包含存储器单元的存储器单元层面，层面包含于一组层面中；基于识别及使用包含于层面中的第一晶体管来使包含于层面中的电极与延伸穿过层面组的导电插塞耦合；及基于使电极与导电插塞耦合来将电极驱动到与存取操作相关联的电压。

本文中所描述的方法1500及设备的一些实例可进一步包含用于基于识别及使用包含于层面中的第二晶体管来使包含于层面中的第二电极与延伸穿过层面组的第二导电插塞耦合的过程、特征、构件或指令。本文中所描述的方法1500及设备的一些实例可进一步包含用于基于使第二电极与第二导电插塞耦合来将第二电极驱动到与存取操作相关联的第二电压的过程、特征、构件或指令。本文中所描述的方法1500及设备的一些实例可进一步包含用于基于识别及使用包含于层面组的第二层面中的第三晶体管来使包含于层面中的电极与导电插塞耦合的过程、特征、构件或指令。本文中所描述的方法1500及设备的一些实例可进一步包含用于基于识别及使用包含于层面组的第三层面中的第四晶体管来使包含于层面中的第二电极与第二导电插塞耦合的过程、特征、构件或指令，其中层面可位于第二层面与第三层面之间。

在本文所描述的方法1500及设备的一些实例中，电极可包含第一类型的存取线。本文中所描述的方法1500及设备的一些实例可进一步包含用于基于识别及使用包含于层面组的层面的子组中的晶体管来使包含于子组的每一层面中的第一类型的存取线与延伸穿过层面组的第三导电插塞耦合的过程、特征、构件或指令，其中子组不包括层面。本文中所描述的方法1500及设备的一些实例可进一步包含用于基于使包含于子组的每一层面中的第一类型的存取线与第三导电插塞耦合来将包含于子组的每一层面中的第一类型的存取线驱动到与存取操作相关联的第三电压的过程、特征、构件或指令。

图16说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的方法1600。方法1600的操作可由本文中所描述的控制器或其组件实施。例如，方法1600的操作可由控制器(例如参考图1所描述的存储器控制器140)执行。在一些实例中，控制器可执行一组指令以控制存储器阵列的功能元件执行本文中所描述的功能。另外或替代地，控制器可使用专用硬件来执行本文中所描述的功能的方面。

在框1605中，控制器可接收存储器单元的存取操作的指示。可根据本文中所描述的方法来执行框1605的操作。在特定实例中，框1605的操作的方面可执行为参考图7C、7D、8A到8C及9所描述的一或多个过程的部分。

在框1610中，控制器可识别包含存储器单元的存储器单元层面，层面包含于一组层面中。可根据本文中所描述的方法来执行框1610的操作。在特定实例中，框1610的操作的方面可执行为参考图7C、7D、8A到8C及9所描述的一或多个过程的部分。

在框1615中，控制器可基于识别及使用包含于层面中的第一晶体管来使包含于层面中的电极与延伸穿过层面组的导电插塞耦合。可根据本文中所描述的方法来执行框1615的操作。在特定实例中，框1615的操作的方面可执行为参考图7C、7D、8A到8C及9所描述的一或多个过程的部分。

在框1620中，控制器可基于使电极与导电插塞耦合来将电极驱动到与存取操作相关联的电压。可根据本文中所描述的方法来执行框1620的操作。在特定实例中，框1620的操作的方面可执行为参考图7C、7D、8A到8C及9所描述的一或多个过程的部分。

描述用于执行一或若干方法(例如方法1600)的设备。设备可包含用于接收存储器单元的存取操作的指示的构件、用于识别包含存储器单元的存储器单元层面的构件(层面包含于一组层面中)、用于基于识别及使用包含于层面中的第一晶体管来使包含于层面中的电极与延伸穿过层面组的导电插塞耦合的构件、用于基于使电极与导电插塞耦合来将电极驱动到与存取操作相关联的电压的构件、用于基于识别及使用包含于层面中的第二晶体管来使包含于层面中的第二电极与延伸穿过层面组的第二导电插塞耦合的构件及用于基于使第二电极与第二导电插塞耦合来将第二电极驱动到与存取操作相关联的第二电压的构件。

描述用于执行一或若干方法(例如方法1600)的另一设备。设备可包含存储器阵列及与存储器阵列电子通信的存储器控制器，其中存储器控制器可操作以：接收存储器单元的存取操作的指示；识别包含存储器单元的存储器单元层面，层面包含于一组层面中；基于识别及使用包含于层面中的第一晶体管来使包含于层面中的电极与延伸穿过层面组的导电插塞耦合；基于使电极与导电插塞耦合来将电极驱动到与存取操作相关联的电压；基于识别及使用包含于层面中的第二晶体管来使包含于层面中的第二电极与延伸穿过层面组的第二导电插塞耦合；及基于使第二电极与第二导电插塞耦合来将第二电极驱动到与存取操作相关联的第二电压。

应注意，本文中所描述的方法描述可行实施方案，且可重新布置或以其它方式修改操作及步骤，且其它实施方案是可行的。此外，可组合来自两种或更多种方法的实施例。

可使用各种不同科技的任一者来表示本文中所描述的信息及信号。例如，以上描述中可涉及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示。一些图式可将若干信号说明为单个信号；然而，所属领域的一般技术人员应理解，信号可表示信号的总线，其中总线可具有各种位宽度。

术语“电子通信”及“耦合”指代支持组件之间的电子流动的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可主动交换电子或信号(例如，在通电电路系统中)或不可主动交换电子或信号(例如，在断电电路系统中)但可经配置及操作以在电路通电之后交换电子或信号。举例来说，经由开关(例如晶体管)所物理连接的两个组件电子通信或可耦合，不管开关的状态如何(即，打开或闭合)。

如本文中所使用，术语“基本上”意味着经修饰特性(例如由术语“基本上”修饰的动词或形容词)无需为绝对的，而是足够接近实现特性的优点。

如本文中所使用，术语“电极”可指代电导体，且在一些情况中，可用作存储器单元或存储器阵列的其它组件的电触点。电极可包含提供存储器装置100的元件或组件之间的导电路系统径的迹线、导线、导电线、导电层或类似者。

硫属化物材料可为包含元素S、Se及Te中的至少一者的材料或合金。硫属化物材料可包含以下各者之合金：S、Se、Te、Ge、As、Al、Si、Sb、Au、铟(In)、镓(Ga)、锡(Sn)、铋(Bi)、钯(Pd)、钴(Co)、氧(O)、银(Ag)、镍(Ni)、铂(Pt)。实例硫属化物材料及合金可包含(但不限于)Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中所使用，用连字符连接的化学组合物符号指示特定化合物或合金中所包含的元素且希望表示涉及所指示的元素的所有化学计量。例如，Ge-Te可包含Ge

术语“隔离”指代其中电子目前无法流动于组件之间的组件之间的关系；如果组件之间存在开路，那么其彼此隔离。例如，当开关打开时，由开关物理连接的两个组件可彼此隔离。

本文中所讨论的装置(包含存储器装置100)可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等等)上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))或另一衬底上半导体材料的外延层。可通过使用各种化学物种(包含(但不限于)磷、硼或砷)掺杂来控制衬底或衬底的子区域的导电性。可在衬底的初始形成或生长期间通过离子植入或任何其它掺杂方法来执行掺杂。

本文中所讨论的一或若干晶体管可表示场效晶体管(FET)且包括四端子装置，其包含源极、漏极、栅极及基极(或衬底)。端子可通过导电材料(例如金属)来连接到其它电子元件。源极及漏极可导电且可包括重度掺杂(例如简并)半导体区域。源极及漏极可由轻度掺杂半导体区域或沟道(其可为基极的部分)分离。如果沟道是n型(即，多数载子是电子)，那么FET可称为n型FET。如果沟道是p型(即，多数载子是空穴)，那么FET可称为p型FET。沟道可由绝缘栅极氧化物帽盖。可通过将电压施加于栅极来控制沟道导电性。例如，将正电压或负电压分别施加于n型FET或p型FET可导致沟道变成导电。当将大于或等于晶体管的阈值电压的电压施加于晶体管栅极时，晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加于晶体管栅极时，晶体管可“关断”或“撤销激活”。

本文中所陈述的描述结合附图来描述实例配置且不表示可实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意味着“充当实例、例子或说明”而非“好于”或“优于”其它实例。实施方式包含用于理解本公开的特定细节。然而，可在无这些特定细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以免使描述实例的概念不清楚。

在附图中，类似组件或特征可具有相同参考元件符号。此外，可通过在参考元件符号后接短划线及区分类似组件的第二元件符号来区分相同类型的各种组件。如果说明书中仅使用第一参考元件符号时，那么描述适用于具有相同第一参考元件符号的类似组件中的任一者，不管第二参考元件符号如何。

可使用各种不同科技的任一者来表示本文中所描述的信息及信号。例如，以上描述中可涉及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示。

可使用经设计以执行本文中所描述的功能的通用处理器、一数字信号处理器(DSP)、ASIC、场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行结合本公开所描述的各种说明性块及模块。通用处理器可为微处理器，但替代地，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如DSP及微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心或任何其它此配置)。

本文中所描述的功能可实施于硬件、由处理器执行的软件、固件或其任何组合中。如果实施于由处理器执行的软件中，那么功能可作为一或多个指令或程序代码存储于计算机可读媒体上或通过计算机可读媒体来传输。其它实例及实施方案是在本公开及随附权利要求书的范围内。例如，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任一者的组合来实施本文中所描述的功能。实施功能的特征还可物理定位于各种位置处，其包含经分布使得部分功能实施于不同物理位置处。此外，如本文中(包含在权利要求书中)所使用，一列项(例如结合例如“...中的至少一者”或“...中的一或多者”的词组的一列项)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文中所使用，词组“基于...”不应被解释为参考一组闭合条件。例如，在不背离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话来说，如本文中所使用，应以与词组“至少部分基于...”相同的方式解释词组“基于...”。

计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，其包含促进计算机程序从一位置转移到另一位置的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。举例来说(但不限于)，非暂时性计算机可读媒体可包括RAM、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、光盘(CD)ROM或其它光盘存储器、磁盘存储器或其它磁性存储装置或可用于载送或存储呈指令或数据结构的形式的所要程序代码构件且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。此外，任何连接被适当称为计算机可读媒体。例如，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)来自网站、服务器或其它远程源传输软件，那么同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)包含于媒体的定义中。如本文中所使用，磁盘及光盘包含CD、激光光盘、光学盘片、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常磁性地再现数据，而光盘使用激光来光学地再现数据。上述的组合也包含于计算机可读媒体的范围内。

提供本描述来使所属领域的技术人员能够制造或使用本公开。所属领域的技术人员将易于明白本公开的各种修改，且可在不背离本公开的范围的情况下将本文中所界定的一般原理应用于其它变型。因此，本公开不受限于本文中所描述的实例及设计，而是应被给予与本文中所公开的原理及新颖特征一致的最广范围。