铁电记忆体及其制造方法

摘要

本发明提供一种铁电记忆体及其制造方法，铁电记忆体包括：一基板；一第一导电层，设置于该基板上；一图案化氧化层，设置于该第一导电层与该基板上，并露出部分的该第一导电层；一第二导电层，设置于露出的该第一导电层与该图案化氧化层上；一反铁电层，设置于露出的该第一导电层与该第二导电层上；一铁电层，设置于该第二导电层上，位于该反铁电层上；一导电氧化层，设置于该反铁电层之间；以及一第三导电层，设置于该导电氧化层上与该铁电层之间。

说明书

技术领域

本发明是有关于一种铁电记忆体，特别是有关于一种具有铁电电容与反铁电电容并联架构的铁电记忆体。

背景技术

铁电记忆体(Ferroelectric memories)是属于破坏性读取记忆体，对于操作次数的要求很高，因此举凡有关提升操作次数的方法就有其价值性。传统以氧化铪(HfO)材料作为基础的铁电记忆体技术，其操作劣化大多在10

发明内容

为提升铁电记忆体的操作次数，本发明提供一种铁电记忆体，利用结构中的环境应力设计，形成具备铁电延迟苏醒现象(delayed wake-up behavior)的反铁电(AFE)电容搭配铁电(FE)电容的三维并联架构。

根据本发明的一实施例，提供一种铁电记忆体。该铁电记忆体包括：一基板；一第一导电层，设置于该基板上；一图案化氧化层，设置于该第一导电层与该基板上，并露出部分的该第一导电层；一第二导电层，设置于露出的该第一导电层与该图案化氧化层上；一反铁电层，设置于露出的该第一导电层与该第二导电层上；一铁电层，设置于该第二导电层上，位于该反铁电层上；一导电氧化层，设置于该反铁电层之间；以及一第三导电层，设置于该导电氧化层上与该铁电层之间。

在一实施例中，该图案化氧化层包括氧化硅、氮化硅、或氮氧化硅。

在一实施例中，该第一导电层、该第二导电层、以及该第三导电层包括半导体、导电介电质、或金属。在一实施例中，该第一导电层、该第二导电层、以及该第三导电层包括锆(Zr)、铪(Hf)、氮化钛(TiN)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钽化硅(TaSi)、碳氮化钽(TaCN)、氮化铝钛(TiAlN)、锌(Zn)、镍(Ni)、硅化镍(NiSi)、钌(Ru)、碳(C)、硅(Si)、氮化硅(SiNx)、锗(Ge)、铂(Pt)、铝(Al)、氮化铝(AlN)、钇(Y)、钆(Gd)、锶(Sr)、钨(W)、硅化钨(WSi)、氮化钨(WN)、镓(Ga)、或氮化镓(GaN)。

在一实施例中，该反铁电层与该铁电层包括氧化锆铪(HfZrO

在一实施例中，该导电氧化层包括氧化锌(ZnO)、氧化钛(TiO

在一实施例中，该图案化氧化层包括一第一部分与一第二部分，该第二部分位于该第一部分上，该第二部分的应力大于该第一部分的应力，且该第一部分对应该反铁电层，该第二部分对应该铁电层。

根据本发明的一实施例，提供一种铁电记忆体。该铁电记忆体包括：一基板；一第一导电层，设置于该基板上；一图案化氧化层，设置于该第一导电层与该基板上，并露出部分的该第一导电层；一第二导电层，设置于露出的该第一导电层与该图案化氧化层上；一铁电层，设置于露出的该第一导电层与该第二导电层上；一反铁电层，设置于该第二导电层上，位于该铁电层上；一第三导电层，设置于该铁电层之间；以及一导电氧化层，设置于该第三导电层上与该反铁电层之间。

在一实施例中，该图案化氧化层包括一第一部分与一第二部分，该第二部分位于该第一部分上，该第一部分的应力大于该第二部分的应力，且该第一部分对应该铁电层，该第二部分对应该反铁电层。

根据本发明的一实施例，提供一种铁电记忆体的制造方法。该制造方法包括：提供一基板；形成一第一导电层于该基板上；形成一图案化氧化层于该第一导电层与该基板上，露出部分的该第一导电层；形成一第二导电层于露出的该第一导电层与该图案化氧化层上；形成一铁电层于露出的该第一导电层与该第二导电层上；形成一导电氧化层于该铁电层之间；蚀刻部分的该导电氧化层；形成一第三导电层于该导电氧化层上；以及实施一退火制程，以使位于该导电氧化层周围的该铁电层形成一反铁电层。

在一实施例中，在形成该图案化氧化层的步骤中，包括：形成一第一子氧化层，之后，于该第一子氧化层上，形成一第二子氧化层，之后，图案化该第一子氧化层与该第二子氧化层，其中该第二子氧化层的应力大于该第一子氧化层的应力。

在一实施例中，该退火制程的温度介于摄氏350至600度。

根据本发明的一实施例，提供一种铁电记忆体的制造方法。该制造方法包括：提供一基板；形成一第一导电层于该基板上；形成一图案化氧化层于该第一导电层与该基板上，露出部分的该第一导电层；形成一第二导电层于露出的该第一导电层与该图案化氧化层上；形成一铁电层于露出的该第一导电层与该第二导电层上；形成一第三导电层于该铁电层之间；蚀刻部分的该第三导电层；形成一导电氧化层于该第三导电层上；以及实施一退火制程，以使位于该导电氧化层周围的该铁电层形成一反铁电层。

在一实施例中，在形成该图案化氧化层的步骤中，包括：形成一第一子氧化层，之后，于该第一子氧化层上，形成一第二子氧化层，之后，图案化该第一子氧化层与该第二子氧化层，其中该第一子氧化层的应力大于该第二子氧化层的应力。

本发明利用结构中的环境应力设计，于退火制程前，使原本沉积的铁电层周围形成不同的应力环境，待退火制程后，处于环境应力相对低的铁电层转变形成具备铁电延迟苏醒现象(delayed wake-up behavior)的反铁电层(AFE)，而处于环境应力相对高的铁电层则维持原本铁电层(FE)的特性，两者即搭配构成铁电层(FE)与反铁电层(AFE)的三维并联架构。虽铁电电容在元件操作过程中会产生疲劳效应(fatigue effect)，然而，反铁电电容在元件操作过程中也同时会由原本具有的反铁电特性转换成铁电特性，而具备了铁电延迟苏醒现象，而此现象恰好可补偿铁电电容所产生的疲劳效应，进而有效提升元件的操作次数达1010或更多，减缓操作劣化的情况。

附图说明

图1是根据本发明的一实施例，一种铁电记忆体的剖面示意图；

图2是根据本发明的一实施例，一种铁电记忆体的剖面示意图；

图3是根据本发明的一实施例，一种铁电记忆体的剖面示意图；

图4是根据本发明的一实施例，一种铁电记忆体的剖面示意图；

图5A-5G是根据本发明的一实施例，一种铁电记忆体制造方法的剖面示意图；以及

图6A-6G是根据本发明的一实施例，一种铁电记忆体制造方法的剖面示意图。

【符号说明】

10 铁电记忆体

12 基板

14 第一导电层

16 图案化氧化层

16a 图案化氧化层的第一部分

16b 图案化氧化层的第二部分

18 第二导电层

20 反铁电层

22 铁电层

24 导电氧化层

26 第三导电层

28 退火制程

T 第二导电层的厚度

t 铁电层的厚度

具体实施方式

请参阅图1，本发明提供一种铁电记忆体10。图1为铁电记忆体10的剖面示意图。

铁电记忆体(Ferroelectric RAM，FeRAM)10包括基板12、第一导电层14、图案化氧化层16、第二导电层18、反铁电层20、铁电层22、导电氧化层24、以及第三导电层26。第一导电层14设置于基板12上。图案化氧化层16设置于第一导电层14与基板12上，并露出部分的第一导电层14。第二导电层18设置于露出的第一导电层14与图案化氧化层16上。在本实施例中，反铁电层20设置于露出的第一导电层14与第二导电层18上，铁电层22设置于第二导电层18上，位于反铁电层20上，导电氧化层24设置于反铁电层20之间，以及第三导电层26设置于导电氧化层24上与该铁电层22之间。

在一实施例中，图案化氧化层16可包括但不限定于下列材料，例如，氧化硅、氮化硅、或氮氧化硅等材料。

在一实施例中，第一导电层14、第二导电层18、以及第三导电层26可包括例如半导体、导电介电质(conductive dielectrics)或金属等材料。在一实施例中，第一导电层14、第二导电层18、以及第三导电层26可包括但不限定于下列材料，例如，锆(Zr)、铪(Hf)、氮化钛(TiN)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钽化硅(TaSi)、碳氮化钽(TaCN)、氮化铝钛(TiAlN)、锌(Zn)、镍(Ni)、硅化镍(NiSi)、钌(Ru)、碳(C)、硅(Si)、氮化硅(SiNx)、锗(Ge)、铂(Pt)、铝(Al)、氮化铝(AlN)、钇(Y)、钆(Gd)、锶(Sr)、钨(W)、硅化钨(WSi)、氮化钨(WN)、镓(Ga)、或氮化镓(GaN)等材料。

在一实施例中，第二导电层18的厚度T大约介于

在一实施例中，反铁电层20与铁电层22可包括但不限定于下列材料，例如，氧化锆铪(HfZrO

在一实施例中，导电氧化层24可包括但不限定于下列材料，例如，氧化锌(ZnO)、氧化钛(TiO

请参阅图2，根据本发明的一实施例，提供一种铁电记忆体10。图2为铁电记忆体10的剖面示意图。

铁电记忆体(Ferroelectric RAM，FeRAM)10包括基板12、第一导电层14、图案化氧化层16、第二导电层18、反铁电层20、铁电层22、导电氧化层24、以及第三导电层26。第一导电层14设置于基板12上。图案化氧化层16设置于第一导电层14与基板12上，并露出部分的第一导电层14。第二导电层18设置于露出的第一导电层14与图案化氧化层16上。在本实施例中，铁电层22设置于露出的第一导电层14与第二导电层18上，反铁电层20设置于第二导电层18上，位于铁电层22上，第三导电层26设置于铁电层22之间，以及导电氧化层24设置于第三导电层26上与该反铁电层20之间。

在一实施例中，图案化氧化层16可包括但不限定于下列材料，例如，氧化硅、氮化硅、或氮氧化硅等材料。

在一实施例中，第一导电层14、第二导电层18、以及第三导电层26可包括例如半导体、导电介电质(conductive dielectrics)或金属等材料。在一实施例中，第一导电层14、第二导电层18、以及第三导电层26可包括但不限定于下列材料，例如，锆(Zr)、铪(Hf)、氮化钛(TiN)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钽化硅(TaSi)、碳氮化钽(TaCN)、氮化铝钛(TiAlN)、锌(Zn)、镍(Ni)、硅化镍(NiSi)、钌(Ru)、碳(C)、硅(Si)、氮化硅(SiNx)、锗(Ge)、铂(Pt)、铝(Al)、氮化铝(AlN)、钇(Y)、钆(Gd)、锶(Sr)、钨(W)、硅化钨(WSi)、氮化钨(WN)、镓(Ga)、或氮化镓(GaN)等材料。

在一实施例中，第二导电层18的厚度T大约介于

在一实施例中，反铁电层20与铁电层22可包括但不限定于下列材料，例如，氧化锆铪(HfZrO

在一实施例中，导电氧化层24可包括但不限定于下列材料，例如，氧化锌(ZnO)、氧化钛(TiO

请参阅图3，根据本发明的一实施例，提供一种铁电记忆体10。图3为铁电记忆体10的剖面示意图。

铁电记忆体(Ferroelectric RAM，FeRAM)10包括基板12、第一导电层14、图案化氧化层16、第二导电层18、反铁电层20、铁电层22、以及第三导电层26。第一导电层14设置于基板12上。图案化氧化层16设置于第一导电层14与基板12上，并露出部分的第一导电层14。第二导电层18设置于露出的第一导电层14与图案化氧化层16上。反铁电层20设置于露出的第一导电层14与第二导电层18上。铁电层22设置于第二导电层18上，位于反铁电层20上。在本实施例中，第三导电层26设置于反铁电层20之间，以及铁电层22之间。

在本实施例中，图案化氧化层16包括第一部分16a与第二部分16b，第二部分16b位于第一部分16a上，第二部分16b的应力大于第一部分16a的应力，第一部分16a对应反铁电层20，第二部分16b对应铁电层22。在一实施例中，图案化氧化层16的第一部分16a可包括但不限定于下列材料，例如，氧化硅、氮化硅、或氮氧化硅等材料，图案化氧化层16的第二部分16b可包括但不限定于下列材料，例如，氧化硅、氮化硅、或氮氧化硅等材料。

在一实施例中，第一导电层14、第二导电层18、以及第三导电层26可包括例如半导体、导电介电质(conductive dielectrics)或金属等材料。在一实施例中，第一导电层14、第二导电层18、以及第三导电层26可包括但不限定于下列材料，例如，锆(Zr)、铪(Hf)、氮化钛(TiN)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钽化硅(TaSi)、碳氮化钽(TaCN)、氮化铝钛(TiAlN)、锌(Zn)、镍(Ni)、硅化镍(NiSi)、钌(Ru)、碳(C)、硅(Si)、氮化硅(SiNx)、锗(Ge)、铂(Pt)、铝(Al)、氮化铝(AlN)、钇(Y)、钆(Gd)、锶(Sr)、钨(W)、硅化钨(WSi)、氮化钨(WN)、镓(Ga)、或氮化镓(GaN)等材料。

在一实施例中，第二导电层18的厚度T大约介于

在一实施例中，反铁电层20与铁电层22可包括但不限定于下列材料，例如，氧化锆铪(HfZrO

请参阅图4，根据本发明的一实施例，提供一种铁电记忆体10。图4为铁电记忆体10的剖面示意图。

铁电记忆体(Ferroelectric RAM，FeRAM)10包括基板12、第一导电层14、图案化氧化层16、第二导电层18、反铁电层20、铁电层22、以及第三导电层26。第一导电层14设置于基板12上。图案化氧化层16设置于第一导电层14与基板12上，并露出部分的第一导电层14。第二导电层18设置于露出的第一导电层14与图案化氧化层16上。铁电层22设置于露出的第一导电层14与第二导电层18上。反铁电层20设置于第二导电层18上，位于铁电层22上。在本实施例中，第三导电层26设置于反铁电层20之间，以及铁电层22之间。

在本实施例中，图案化氧化层16包括第一部分16a与第二部分16b，第二部分16b位于第一部分16a上，第一部分16a的应力大于第二部分16b的应力，第一部分16a对应铁电层22，第二部分16b对应反铁电层20。在一实施例中，图案化氧化层16的第一部分16a可包括但不限定于下列材料，例如，氧化硅、氮化硅、或氮氧化硅等材料，图案化氧化层16的第二部分16b可包括但不限定于下列材料，例如，氧化硅、氮化硅、或氮氧化硅等材料。

在一实施例中，第一导电层14、第二导电层18、以及第三导电层26可包括例如半导体、导电介电质(conductive dielectrics)或金属等材料。在一实施例中，第一导电层14、第二导电层18、以及第三导电层26可包括但不限定于下列材料，例如，锆(Zr)、铪(Hf)、氮化钛(TiN)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钽化硅(TaSi)、碳氮化钽(TaCN)、氮化铝钛(TiAlN)、锌(Zn)、镍(Ni)、硅化镍(NiSi)、钌(Ru)、碳(C)、硅(Si)、氮化硅(SiNx)、锗(Ge)、铂(Pt)、铝(Al)、氮化铝(AlN)、钇(Y)、钆(Gd)、锶(Sr)、钨(W)、硅化钨(WSi)、氮化钨(WN)、镓(Ga)、或氮化镓(GaN)等材料。

在一实施例中，第二导电层18的厚度T大约介于

在一实施例中，反铁电层20与铁电层22可包括但不限定于下列材料，例如，氧化锆铪(HfZrO

请参阅图5A-5G，根据本发明的一实施例，提供一种铁电记忆体的制造方法。图5A-5G为铁电记忆体制造方法的剖面示意图。

首先，如图5A所示，提供基板12，其上形成有第一导电层14。在一实施例中，可利用电浆增强化学气相沉积法(plasma-enhanced CVD，PECVD)、化学气相沉积法(CVD)、或原子层沉积法(atomic layer deposition，ALD)沉积第一导电层14。

之后，如图5B所示，形成图案化氧化层16于第一导电层14与基板12上，并露出部分的第一导电层14。之后，形成第二导电层18于露出的第一导电层14与图案化氧化层16上。在一实施例中，第二导电层18的厚度T大约介于

在一实施例中，根据图案化氧化层16开口的不同深宽比，可利用不同的沉积制程将第二导电层18沉积于第一导电层14与图案化氧化层16上。例如，当开口的深宽比小于3时，可利用电浆增强化学气相沉积法(plasma-enhanced CVD，PECVD)沉积第二导电层18，当开口的深宽比介于3至10时，可利用化学气相沉积法(CVD)沉积第二导电层18，而当开口的深宽比大于10时，则可利用原子层沉积法(atomic layer deposition，ALD)沉积第二导电层18。

之后，如图5C所示，形成铁电层22于露出的第一导电层14与第二导电层18上。在一实施例中，可利用原子层沉积法(atomic layer deposition，ALD)沉积铁电层22。在一实施例中，铁电层22的厚度t大约介于

之后，如图5D所示，填入导电氧化层24于铁电层22之间。在一实施例中，可利用例如化学气相沉积法(CVD)或原子层沉积法(atomic layer deposition，ALD)进行导电氧化层24的沉积。

之后，如图5E所示，蚀刻部分的导电氧化层24至一特定高度，即后续形成反铁电层的高度。在一实施例中，可利用任何适当的蚀刻制程对导电氧化层24进行蚀刻。

之后，如图5F所示，填入第三导电层26于导电氧化层24上。在一实施例中，可利用电浆增强化学气相沉积法(plasma-enhanced CVD，PECVD)、化学气相沉积法(CVD)、或原子层沉积法(atomic layer deposition，ALD)沉积第三导电层26。

之后，实施退火制程28。由于铁电层22周围环境应力的不同，使得位于导电氧化层24(产生较小应力)周围的铁电层22于退火制程28后转变为反铁电层20，而位于第三导电层26(产生较大应力)周围的铁电层22仍维持为铁电层，构成铁电层22与反铁电层20的三维并联架构，如图5G所示。在一实施例中，退火制程28的温度大约介于摄氏350至600度。至此，即完成本实施例铁电记忆体的制作。

请参阅图6A-6G，根据本发明的一实施例，提供一种铁电记忆体的制造方法。图6A-6G为铁电记忆体制造方法的剖面示意图。

首先，如图6A所示，提供基板12，其上形成有第一导电层14。在一实施例中，可利用电浆增强化学气相沉积法(plasma-enhanced CVD，PECVD)、化学气相沉积法(CVD)、或原子层沉积法(atomic layer deposition，ALD)沉积第一导电层14。

之后，如图6B所示，形成图案化氧化层16于第一导电层14与基板12上，并露出部分的第一导电层14。之后，形成第二导电层18于露出的第一导电层14与图案化氧化层16上。在一实施例中，第二导电层18的厚度T大约介于

在一实施例中，根据图案化氧化层16开口的不同深宽比，可利用不同的沉积制程将第二导电层18沉积于第一导电层14与图案化氧化层16上。例如，当开口的深宽比小于3时，可利用电浆增强化学气相沉积法(plasma-enhanced CVD，PECVD)沉积第二导电层18，当开口的深宽比介于3至10时，可利用化学气相沉积法(CVD)沉积第二导电层18，而当开口的深宽比大于10时，则可利用原子层沉积法(atomic layer deposition，ALD)沉积第二导电层18。

之后，如图6C所示，形成铁电层22于露出的第一导电层14与第二导电层18上。在一实施例中，可利用原子层沉积法(atomic layer deposition，ALD)沉积铁电层22。在一实施例中，铁电层22的厚度t大约介于

之后，如图6D所示，填入第三导电层26于铁电层22之间。在一实施例中，可利用电浆增强化学气相沉积法(plasma-enhanced CVD，PECVD)、化学气相沉积法(CVD)、或原子层沉积法(atomic layer deposition，ALD)沉积第三导电层26。

之后，如图6E所示，蚀刻部分的第三导电层26至一特定高度，即后续形成铁电层的高度。在一实施例中，可利用任何适当的蚀刻制程对第三导电层26进行蚀刻。

之后，如图6F所示，填入导电氧化层24于第三导电层26上。在一实施例中，可利用化学气相沉积法(CVD)或原子层沉积法(atomic layer deposition，ALD)进行导电氧化层24的沉积。

之后，实施退火制程28。由于铁电层22周围环境应力的不同，使得位于导电氧化层24(产生较小应力)周围的铁电层22于退火制程28后转变为反铁电层20，而位于第三导电层26(产生较大应力)周围的铁电层22仍维持为铁电层，构成铁电层22与反铁电层20的三维并联架构，如图6G所示。在一实施例中，退火制程28的温度大约介于摄氏350至600度。至此，即完成本实施例铁电记忆体的制作。

本发明利用结构中的环境应力设计，于退火制程前，使原本沉积的铁电层周围形成不同的应力环境，待退火制程后，处于环境应力相对低的铁电层转变形成具备铁电延迟苏醒现象(delayed wake-up behavior)的反铁电层(AFE)，而处于环境应力相对高的铁电层则维持原本铁电层(FE)的特性，两者即搭配构成铁电层(FE)与反铁电层(AFE)的三维并联架构。虽铁电电容在元件操作过程中会产生疲劳效应(fatigue effect)，然而，反铁电电容在元件操作过程中也同时会由原本具有的反铁电特性转换成铁电特性，而具备了铁电延迟苏醒现象，而此现象恰好可补偿铁电电容所产生的疲劳效应，进而有效提升元件的操作次数达1010或更多，减缓操作劣化的情况。

上述实施例之特征有利于本技术领域中具有通常知识者理解本发明。本技术领域中具有通常知识者应理解可采用本发明作基础，设计并变化其他制程与结构以完成上述实施例之相同目的及/或相同优点。本技术领域中具有通常知识者亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明之精神与范畴的前提下进行改变、替换、或更动。