基于国产FPGA的雷达信号抗干扰方法、系统及数据处理设备

摘要

本发明提出了一种基于国产FPGA的雷达信号抗干扰方法、系统及数据处理设备，方法包括：获取含有干扰信号的雷达数据，写入国产FPGA，进行向量点乘获取协方差矩阵，转换为浮点模式，获取第一协方差矩阵后进行基于QR分解的矩阵求逆计算、基于施密特正交的QR分解计算以及基于脉动阵的上三角矩阵求逆计算，基于线性约束最小方差准则，获取天线权重参数，按照天线权重参数对雷达数据进行加权求和，获取雷达信号抗干扰数据。本发明克服了现有技术中信号处理平台在应对高速目标时处理能力不足及实时性不足的缺陷，大大提升了ADBF的计算效率，缩短了计算时间，同时对任意方位的干扰信号进行调零抑制，提升了信号的抗干扰能力。

说明书

技术领域

本发明涉及雷达数据处理领域，特别涉及一种基于国产FPGA的雷达信号抗干扰方法、系统及数据处理设备。

背景技术

雷达在复杂环境中获取的信号不仅存在所需信号，而且还存在大量的干扰信号，当干扰信号强于所需信号时，阵列输出中所需信号就会被干扰信号遮盖。要降低干扰的影响，最好的方法是使其天线的方向图零点位置始终指向干扰方向，同时保证主瓣对准所需信号的来波方向，由于干扰信号的分析和所需信号的方向都是未知的，要求天线的方向图自动满足上述要求，换句话说，天线方向性必须具有自适应能力。这种具有自适应能力的波束形成技术称之为自适应多波束形成。

自适应数字波束形成(ADBF)，是自适应天线阵列用于复杂信号环境，对接收信号的一种波控技术。其基本思想是依据不同的最优化准则，使得天线阵列波束指向期望信号的同时，在干扰方向形成“零点”。

矩阵运算被广泛的运用于科学计算、雷达数字信号处理和图像处理等领域,随着矩阵运算量和复杂程度的不断增加,传统硬件平台逐渐无法满足系统实时计算的需求。FPGA具有运算速度快、灵活性高且可以并行计算的特点,这使其在矩阵运算中具有明显的优势。设计基于FPGA的矩阵求逆IP核及其实验平台,对提高矩阵求逆的效率和运算速度,具有重要的工程应用价值。然而，随着矩阵阶数增大,定点数据在计算过程中的截位误差累积,造成最终的数据精度大幅下降,因此一般的FPGA难以满足应用需求。

由于整个ADBF算法计算复杂度和灵活度都很大，传统的信号处理平台(如TI DSP)无法满足时间需求和精度需求，同时大多数的EW系统都要求浮点处理，导致国内大多采用DSP处理器运载ADBF算法时，会存在处理速度慢、计算效率低的问题，远远达不到实际应用的需要。

国外的FPGA芯片，如IntelArria10系列FPGA虽一定程度上提高了算法的处理精度，但价格昂贵，且因为国家之间的贸易摩擦随时面临着断货的可能性。

由此，需要有一种更好的方案来通过国产FPGA解决现有技术中信号处理平台在应对高速目标时处理能力不足及实时性不足的缺陷，从而提升ADBF的计算效率，缩短计算时间。

发明内容

有鉴于此，本发明提出了一种基于国产FPGA的雷达信号抗干扰方法、系统及数据处理设备，具体方案如下：

一种基于国产FPGA的雷达信号抗干扰方法，包括,

获取含有干扰信号的雷达数据，通过多通道形式将所述雷达数据写入国产FPGA，所述雷达数据为通道数×快拍数的定点矩阵；

在所述国产FPGA中，对所述雷达数据进行向量点乘获取协方差矩阵，其中，所述向量点乘的维度等于所述快拍数，所述向量点乘的次数等于所述通道数的平方；

将所述协方差矩阵由定点模式转换为浮点模式，获取第一协方差矩阵；

对所述第一协方差矩阵进行基于QR分解的矩阵求逆计算、基于施密特正交的QR分解计算以及基于脉动阵的上三角矩阵求逆计算，获取所述第一协方差矩阵的逆矩阵；

基于线性约束最小方差准则，根据预设的导向矢量和所述逆矩阵获取天线权重参数，按照所述天线权重参数对所述雷达数据进行加权求和，通过预设约束向量将所述干扰信号的方向位置进行调零抑制，获取雷达信号抗干扰数据。

在一个具体实施例中，所述第一协方差矩阵的获取具体包括：

将所述协方差矩阵由定点模式转换为浮点模式后，获取浮点模式下的协方差矩阵；

通过预设的加载因子提取所述浮点模式下的协方差矩阵对角元素的标准差，将所述标准差添加到所述浮点模式下的协方差矩阵中构建出所述第一协方差矩阵。

在一个具体实施例中，所述加载因子满足以下条件：

其中，λ表示加载因子，λ

所述第一协方差矩阵的表达式为：

其中，R

在一个具体实施例中，假设所述第一协方差矩阵可逆，对所述第一协方差矩阵进行QR分解，可得：

A＝QR

其中，A表示协方差矩阵，Q表示正交矩阵，R表示上三角矩阵；

假设R＝(R

当i>j，R

其中，R

在一个具体实施例中，所述天线权重参数的表达式为：

其中，a

在一个具体实施例中，所述国产FPGA包括Singutheo系列。

在一个具体实施例中，所述方法还包括：

获取雷达处于休止期时的雷达数据，通过多通道形式将所述雷达数据写入国产FPGA；

在所述国产FPGA中，对所述雷达数据进行向量点乘获取协方差矩阵；

将所述协方差矩阵由定点模式转换为浮点模式，获取第一协方差矩阵，对所述第一协方差矩阵进行基于QR分解的矩阵求逆计算、基于施密特正交的QR分解计算以及基于脉动阵的上三角矩阵求逆计算，获取所述第一协方差矩阵的逆矩阵；

将所述逆矩阵代入到线性约束最小方差准则的最优解中，获取雷达信号抗干扰数据。

一种基于国产FPGA的雷达信号抗干扰系统，包括如下,

数据获取单元：用于获取含有干扰信号的雷达数据，通过多通道形式将所述雷达数据写入国产FPGA，所述雷达数据为通道数×快拍数的定点矩阵；

协方差计算单元：用于在所述国产FPGA中，对所述雷达数据进行向量点乘获取协方差矩阵，其中，所述向量点乘的维度等于所述快拍数，所述向量点乘的次数等于所述通道数的平方；

矩阵求逆单元：所述协方差矩阵由定点模式转换为浮点模式后，获取第一协方差矩阵，用于对所述第一协方差矩阵进行基于QR分解的矩阵求逆计算、基于施密特正交的QR分解计算以及基于脉动阵的上三角矩阵求逆计算，获取所述第一协方差矩阵的逆矩阵；

数据输出单元：用于所述协方差矩阵由定点模式转换为浮点模式，基于线性约束最小方差准则，根据预设的导向矢量和所述逆矩阵获取天线权重参数，按照所述天线权重参数对所述雷达数据进行加权求和，通过预设的约束向量将所述干扰信号的方向位置进行调零抑制，获取雷达信号抗干扰数据。

在一个具体实施例中，所述系统还包括，

对角加载单元：用于所述协方差矩阵由定点模式转换为浮点模式，通过预设的加载因子提取所述协方差矩阵对角元素的标准差，将所述标准差添加到所述浮点模式下的协方差矩阵中构建出所述第一协方差矩阵。

一种雷达数据处理设备，包括计算机、光纤和数据计算板卡，所述光纤分别连接所述计算机和所述数据计算板卡；

所述数据计算板卡上设置有上述所述的基于国产FPGA的雷达信号抗干扰系统。

有益效果：本发明提供了一种基于国产FPGA的雷达信号抗干扰方法、系统及数据处理设备，解决了现有的信号处理平台在应对高速目标时处理能力不足及实时性不足的缺陷。采用LCMV算法，基于国产FPGA进行算法的工程化实现。利用QR分解求逆和对角线加载提升矩阵处理能力，降低旁瓣电平，基于并行的FPGA结构大大提升了ADBF算法的计算效率，缩短了计算时间。通过FPGA进行单精度浮点转换，实现浮点基于LCMV的ADBF并行运行算法，对任意方位的干扰进行天线方向调零抑制，整个处理过程为全浮点流程，保证计算结果的动态范围和精度。基于国产FPGA的雷达信号抗干扰系统将国产FPGA的雷达信号抗干扰方法系统化，使该方法更具实用性。本发明能够在复杂电磁环境中提高对雷达的实时对抗性能，具有很高的应用价值和推广价值。

附图说明

图1为本发明实施例1基于国产FPGA的雷达信号抗干扰方法流程图；

图2为本发明实施例1的ADBF原理框图；

图3为本发明实施例1向量点乘模块图；

图4为本发明实施例1国产IP的模块图；

图5为本发明实施例1求逆脉动阵中除法运算和乘加运算模块示意图；

图6为本发明实施例1求逆脉动阵的结构示意图；

图7为本发明实施例1的完整算法示意图；

图8为本发明实施例1在simulink2D仿真下的归一化方向图；

图9为本发明实施例1在simulink仿真下的俯仰角和方位角的结果示意图；

图10为本实施例1在仿真时钟为240MH的条件下的ZMODELSIM仿真结果示意图；

图11为的本发明实施例2基于国产FPGA的雷达信号抗干扰系统结构图；

图12为本发明实施例3雷达数据处理设备结构图。

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

附图标记：1-数据获取单元；2-协方差计算单元；3-对角加载单元；4-矩阵求逆单元；5-数据输出单元；12-计算机；14-光纤；16-数据计算板卡。

具体实施方式

在下文中，将更全面地描述本公开的各种实施例。本公开可具有各种实施例，并且可在其中做出调整和改变。然而，应理解：不存在将本公开的各种实施例限于在此公开的特定实施例的意图，而是应将本公开理解为涵盖落入本公开的各种实施例的精神和范围内的所有调整、等同物和/或可选方案。

本发明提供了一种基于国产FPGA的雷达信号抗干扰方法、系统及数据处理设备，解决了现有的信号处理平台(如TI DSP等)在应对高速目标时处理能力不足及实时性不足的缺陷，采用LCMV算法，基于国产FPGA(例如华微“奇衍”系列)进行算法的工程化实现。利用QR分解求逆和对角线加载提升矩阵处理能力，基于并行的FPGA结构大大提升了ADBF算法的计算效率，缩短了计算时间。

本发明可应用于对空雷达实时处理系统，能够在复杂电磁环境中提高对雷达的实时对抗性能，具有很高的应用价值以及推广价值。同时基于特殊的国产FPGA结构大大提升了DOA的计算效率，缩短了计算时间。

在雷达系统领域，尤其是在STAP、DBF、CFAR等雷达关键技术方面，目前使用FPGA方案的比较少，仅有少数研究所在从事这方面的研究。这主要是因为：1.国内FPGA在雷达方面的应用案例还比较少，缺乏借鉴经验；2.需要对FPGA的架构、工具以及算法有深入的了解，才能有效利用FPGA；3.算法由DSP、GPU、x86平台移植到FPGA平台存在较大的技术难度，平台之间的技术移植受限于平台的规则、技术的复杂度以及技术的适用性等方面，难以进行移植。不同厂家的FPGA芯片内部构造不同，尤其是高精度、高速率的FPGA，内部构造极为复杂，需要对该芯片程度极深的认识和理解。

需要说明的是，涉及到尖端芯片领域，不同型号的FPGA之间内部结构差异极大，算法适用的规则也需要根据FPGA的内部结构进行适应性的调整。

在本公开的各种实施例中使用的术语仅用于描述特定实施例的目的并且并非意在限制本公开的各种实施例。如在此所使用，单数形式意在也包括复数形式，除非上下文清楚地另有指示。除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本公开的各种实施例所属领域普通技术人员通常理解的含义相同的含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本公开的各种实施例中被清楚地限定。

实施例1

本发明实施例1公开了一种基于国产FPGA的雷达信号抗干扰方法，具体步骤如说明书附图1所示，具体方案如下：

101、数据获取：获取含有干扰信号的雷达数据，通过多通道形式将雷达数据写入国产FPGA，雷达数据为通道数×快拍数的定点矩阵。

102、协方差计算：在国产FPGA中，对雷达数据进行向量点乘获取协方差矩阵，其中，向量点乘的维度等于快拍数，向量点乘的次数等于通道数的平方。

103、对角线加载：将协方差矩阵由定点模式转换为浮点模式，通过预设的加载因子提取浮点模式下的协方差矩阵对角元素的标准差，将标准差添加到浮点模式下的协方差矩阵中构建出第一协方差矩阵。

104、矩阵求逆、对第一协方差矩阵进行基于QR分解的矩阵求逆计算、基于施密特正交的QR分解计算以及基于脉动阵的上三角矩阵求逆计算，获取第一协方差矩阵的逆矩阵。

105、基于线性约束最小方差准则，根据预设的导向矢量和逆矩阵获取天线权重参数，按照天线权重参数对雷达数据进行加权求和，通过预设的约束向量将干扰信号的方向位置进行调零抑制，获取雷达信号抗干扰数据。

自适应数字波束形成(ADBF)，是自适应天线阵列用于复杂信号环境，对接收信号的一种波控技术。本实施例依据不同的最优化准则，通过自适应算法，对各阵元输出加权求和，使阵列的输出对不同空间方向的信号产生不同的响应。从而使得天线阵列波束指向期望信号的同时，在干扰方向形成“零点”，即通过空域滤波达到抑制干扰。ADBF算法的基本框图如说明书附图2所示。

ADBF算法的权值计算包括三个基本的最优准则：最小均方误差准则(MMSE)、最大信噪比准则(MSNR)和线性约束最小方差准则(LCMV)。MMSE和LCMV都需进行矩阵求逆，计算量大；MSNR需要庞大的样本数，且面对广义特征值分解时，计算量极大，因而在实际工程中难以选用。

LCMV算法在工程中，最复杂的在于矩阵运算，特别是协方差矩阵、矩阵特征分解和矩阵求逆。本发明选用LCMV准则，由MUSIC算法获得干扰的角度信息，只需要在预设的约束向量中，将干扰信号的方向位置的元素置零，即可实现抗干扰；另外，可以通过雷达休止期的数据作为数据样本求其逆矩阵，最后将这些得的结果加导向矢量，代入到LCMV的最优解中，实现ADBF。具体包括：

获取雷达处于休止期时的雷达数据，通过多通道形式将雷达数据写入国产FPGA；

在国产FPGA中，对雷达数据进行向量点乘获取协方差矩阵；

将协方差矩阵由定点模式转换为浮点模式，获取第一协方差矩阵，对第一协方差矩阵进行基于QR分解的矩阵求逆计算、基于施密特正交的QR分解计算以及基于脉动阵的上三角矩阵求逆计算，获取第一协方差矩阵的逆矩阵；

将逆矩阵代入到线性约束最小方差准则的最优解中，获取雷达信号抗干扰数据。

本实施例针对现有技术中信号处理平台在应对高速目标时处理能力不足及实时性不足的缺陷，基于LCMV算法浮点FPGA并行实现雷达信号抗干扰处理。

具体地，101、数据获取：获取含有干扰信号的雷达数据，通过多通道形式将雷达数据写入国产FPGA。雷达数据为通道数×快拍数的定点矩阵。雷达数据通过高速串行总线发送，在写入国产FPGA之前，还需要对雷达数据进行数据下变频处理。数字下变频，是指在超外差式接收机中经过混频后得到的中频信号比原始信号的频率低的一种混频方式。在本实施例中将雷达数据写入FPGA的BRAM中。

复杂雷达信号环境中不仅存在所需的信号，而且还存在大量的干扰信号，当干扰信号强于所需信号时，阵列输出中的所需信号会被干扰信号遮盖。要降低干扰的影响，最好的方法是使其天线的方向图零点位置始终指向干扰信号方向，同时保证主瓣对准所需信号的来波方向，由于干扰信号和所需信号的方向都是未知的，要求天线的方向图自动满足上述要求，即天线方向性必须具有自适应能力。

具体地，102、协方差计算：在国产FPGA中，对雷达数据进行向量点乘获取协方差矩阵，其中，向量点乘的维度等于快拍数，向量点乘的次数等于通道数的平方。

计算单元dot(向量点乘器)的并行宽度为快拍数的32分之1.如果通道数为16，协方差矩阵计算时间为16×16×(512/32)＝8192时钟周期。

为了节省BRAM，需考虑：

(1)协方差矩阵计算为定点模式，计算完成后转为单精度浮点模式；

(2)计算所需的共轭对称矩阵用原始矩阵变换，无需存储。

具体的协方差矩阵计算包括：输入雷达数据X,快拍数为m，通道数为n，协方差矩阵的表达式为：

A＝XX

其中，雷达回波数据X为n×m的定点矩阵。

假设雷达数据的表达式为：

X＝[x

n＝1,2,…,N；

k＝1,2,…,K；

其中，X表示雷达数据，k为快拍数，n表示通道数；

浮点模式下的协方差矩阵表达式为：

其中，H表示共轭装置，μ表示均值。

具体地，103、对角线加载：将协方差矩阵由定点模式转换为浮点模式，通过预设的加载因子提取浮点模式下的协方差矩阵对角元素的标准差，将标准差添加到浮点模式下的协方差矩阵中构建出第一协方差矩阵。本实施例在基于LCMV算法的ADBF上加入了对角加载技术，不仅能很好地抑制雷达数据中的干扰信号，而且能够抑制旁瓣电平，使其具有较低的旁瓣电平。

基于LCMV算法的ADBF虽然可以抑制雷达数据中的干扰信号，但其旁瓣电平较高，一定程度上会对信号的抗干扰性能造成影响。本实施例基于这一缺陷，提出了对角加载技术，通过加载因子提取浮点模式下协方差矩阵的对角元素的标准差并添加到协方差矩阵中构建第一协方差矩阵。对角加载技术能够很好的抑制旁瓣电平。

加载因子需要满足特定的条件才能适用于本实施例。具体地，加载因子满足以下条件：

其中，λ表示加载因子，λ

对角加载通过Matlab实现，实现表达式为：std diag((R))，具体如下：

λ＝std(diag(R

将加载因子添加到协方差矩阵得到第一协方差矩阵，第一协方差矩阵的表达式为：

其中，R

具体地，104、矩阵求逆、对第一协方差矩阵进行基于QR分解的矩阵求逆计算、基于施密特正交的QR分解计算以及基于脉动阵的上三角矩阵求逆计算，获取第一协方差矩阵的逆矩阵。

将协方差矩阵转为由定点模式转为浮点模式，写入矩阵求逆模块的BRAM缓存。其中，矩阵求逆模块由QRD(QR分解)、上三角矩阵求逆和矩阵相乘模块构成。QR分解采用施密特正交算法，上三角矩阵求逆采用三角脉动阵算法。上三角矩阵求逆的结果和QR分解后的Q矩阵相乘，得到第一协方差矩阵的逆矩阵

在本实施例中，以16×16单精度浮矩阵为例，矩阵求逆时间约为30K周期。

基于QR分解的矩阵求逆计算：

假设所述第一协方差矩阵可逆，对所述第一协方差矩阵进行QR分解，可得：

A＝QE

其中，A表示协方差矩阵，Q表示正交矩阵，R表示上三角矩阵；

假设E＝(E

当i>j，R

其中，R

(1)σ

(2)

(3)

(4)

假设A可逆,且A＝QR,其中Q是酉矩阵,则Q

基于施密特正交的QR分解计算，本实施例通过Matlab实现，具体代码如下：

QR求逆的核心计算单元是dot(向量点乘)，由浮点乘加模块组成,结构如说明书附图3和附图4所示。关键算子dot(向量点乘)的实现涉及到N维方阵相乘，需要计算n×n次n维向量点乘。向量点乘的运算效率对整个方法的实现效率具有非常关键的作用，本实施例采用脉动架构实现向量点乘，可大大降低FPGA的资源占用，提升FPGA的运算效率。具体结构如说明书附图3所示。高效率的浮点算子(如浮点加，减，乘，向量点乘)，都可以采用QUARTUS的国产IP生成，如说明书附图4所示。

基于脉动阵的上三角矩阵求逆：

本实施例以4×4的上三角阵U为例：

对应的求逆脉动阵如说明书附图5和说明书附图6所示。说明书附图5中展示了除法运算表示符号和乘加运算表示符号，说明书附图6将这两种表示符号展示了上三角阵的表达形式。

在本实施例中，浮点运算模块(脉动阵和向量点乘)都可采用厂家提供的基本浮点运算IP来搭建。

最终获取的逆矩阵表达式为：

其中，

105、基于线性约束最小方差准则，根据预设的导向矢量和逆矩阵获取天线权重参数，按照天线权重参数对雷达数据进行加权求和，通过预设的约束向量将干扰信号的方向位置进行调零抑制，获取雷达信号抗干扰数据。

天线权重参数的表达式为：

其中，a

设雷达数据分别为x

雷达信号抗干扰的实现难点在于矩阵的运算，随着矩阵阶数增大,定点数据在计算过程中的截位误差累积,造成最终结果精度大幅下降,难以满足应用需求，因此必须采用浮点处理。但常规FPGA进行浮点计算时，采用的软浮点(用逻辑构造乘加运算)结构，在运行过程中会降低矩阵求逆的效率。

针对这一弊端，本实施例提出的方法利用国产FPGA BRAM缓存雷达波定点数据。采用FPGA实现相对于传统的TI DSP处理器，设计难度更大，但具有更好的处理流量和实时性。通过FPGA对数据进行单精度浮点转换，利用国产FPGA实现浮点基于LCMV的ADBF并行算法，对任意方位的干扰进行天线方向调零抑制，整个处理过程为全浮点流程，保证计算结果的动态范围和精度。

本实施例选用的国产FPGA包括“奇衍”Singutheo系列的FPGA HWDSP700T。“奇衍”系列FPGA HWDSP700T是华微推出的基于28nm先进工艺的高性能FPGA，作为核心芯片广泛应用于雷达、电子对抗、通信、高性能计算与存储、视频和图像处理等领域，可兼容XILINX的VIVADO开发环境。

性能对比结果如表1所示：

表1不同平台ADBF性能对比表：(Adbf规格，16通道，512快拍)

由上述实验结果可以看出，采用本实施例提供的方法，在处理时间和设备时延上远远领先现有技术。本实施例提供的方法克服了现有的信号处理平台(DSP和常规FPGA)在低功耗、轻重量限制及小型化要求下处理能力不足及测量时间过长的缺陷。本实施例提供的方法得出的实验结果如说明书附图8、9、10所示。图8是simulink2D仿真下的归一化方向图，图9是simulink仿真下的俯仰角和方位角的示意结果。图10是本实施例提供的方法在仿真时钟为240MH的条件下的ZMODELSIM仿真结果，由此可以看出，本实施例提供的方法能够大大降低设备的时延，提高计算的效率。

本实施例提供了一种基于国产FPGA的雷达信号抗干扰方法，可应用于对空雷达实时处理系统中。基于国产FPGA的雷达信号抗干扰方法，解决了现有的信号处理平台(如TIDSP等)在应对高速目标时处理能力不足及实时性不足的缺陷。采用LCMV算法，基于国产FPGA(例如华威“奇衍”系列)进行算法的工程化实现。利用QR分解求逆和对角线加载提升矩阵处理能力，基于并行的FPGA结构大大提升了ADBF算法的计算效率，缩短了计算时间。通过FPGA进行单精度浮点转换，利用国产FPGA实现浮点基于LCMV的ADBF并行算法，对任意方位的干扰进行天线方向调零抑制，整个处理过程为全浮点流程，保证计算结果的动态范围和精度。本实施例提供的方法能够在复杂电磁环境中提高对雷达的实时对抗性能，具有很高的应用价值和推广价值。

实施例2

本发明实施例2公开了一种基于国产FPGA的雷达信号抗干扰系统，在实施例1的基础上，将实施例1的方法系统化，使其更具实际应用性。系统的结构图如说明书附图11所示，具体方案如下：

一种基于国产FPGA的雷达信号抗干扰系统，包括依次连接的数据获取单元1、协方差计算单元2、对角加载单元3、矩阵求逆单元4、数据输出单元5。

数据获取单元1：用于获取含有干扰信号的雷达数据，通过多通道形式将雷达数据写入国产FPGA，雷达数据为通道数×快拍数的定点矩阵。

协方差计算单元2：用于在国产FPGA中，对雷达数据进行向量点乘获取协方差矩阵，其中，向量点乘的维度等于快拍数，向量点乘的次数等于通道数的平方。

对角加载单元3：用于协方差矩阵由定点模式转换为浮点模式，通过预设的加载因子提取协方差矩阵对角元素的标准差，将标准差添加到浮点模式下的协方差矩阵中构建出第一协方差矩阵。

矩阵求逆单元4：协方差矩阵由定点模式转换为浮点模式后，获取第一协方差矩阵，用于对第一协方差矩阵进行基于QR分解的矩阵求逆计算、基于施密特正交的QR分解计算以及基于脉动阵的上三角矩阵求逆计算，获取第一协方差矩阵的逆矩阵。

数据输出单元5：用于协方差矩阵由定点模式转换为浮点模式，基于线性约束最小方差准则，根据预设的导向矢量和逆矩阵获取天线权重参数，按照天线权重参数对雷达数据进行加权求和，通过预设的约束向量将干扰信号的方向位置进行调零抑制，获取雷达信号抗干扰数据。

本实施例提供了一种基于国产FPGA的雷达信号抗干扰系统，在实施例1的基础上，将实施例1的方法系统化，使其更具实际应用性。

实施例3

本发明实施例提供了一种雷达数据处理设备，结构如说明书附图12所示，具体方案如下：

一种雷达数据处理设备，包括计算机12、光纤14和数据计算板卡16，光纤14分别连接计算机12和数据计算板卡16。

数据计算板卡16上设置有实施例2所述的基于国产FPGA的雷达信号抗干扰系统。

本实施例提供了一种雷达数据处理设备，将实施例2的系统应用到具体场景。

本发明提供了一种基于国产FPGA的雷达信号抗干扰方法、系统及数据处理设备，解决了现有的信号处理平台在应对高速目标时处理能力不足及实时性不足的缺陷。采用LCMV算法，基于国产FPGA进行算法的工程化实现。利用QR分解求逆和对角线加载提升矩阵处理能力，降低旁瓣电平，基于并行的FPGA结构大大提升了ADBF算法的计算效率，缩短了计算时间。通过FPGA进行单精度浮点转换，实现浮点基于LCMV的ADBF并行运行算法，对任意方位的干扰进行天线方向调零抑制，整个处理过程为全浮点流程，保证计算结果的动态范围和精度。基于国产FPGA的雷达信号抗干扰系统将国产FPGA的雷达信号抗干扰方法系统化，使该方法更具实用性。本发明能够在复杂电磁环境中提高对雷达的实时对抗性能，具有很高的应用价值和推广价值。

本领域技术人员可以理解附图只是一个优选实施场景的示意图，附图中的模块或流程并不一定是实施本发明所必须的。本领域技术人员可以理解实施场景中的装置中的模块可以按照实施场景描述进行分布于实施场景的装置中，也可以进行相应变化位于不同于本实施场景的一个或多个装置中。上述实施场景的模块可以合并为一个模块，也可以进一步拆分成多个子模块。上述本发明序号仅仅为了描述，不代表实施场景的优劣。以上公开的仅为本发明的几个具体实施场景，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。