一种基于树状压缩的二进制至十进制数转换器

摘要

本发明公开了一种基于树状压缩的二进制至十进制数转换器，属于计算、推算或计数的技术领域。该转换器包括十进制数阵列产生模块，十进制数阵列压缩模块和最终BCD转换三个模块。本发明首次提出基于树状压缩和转换的并行方式将任意位二进制数转换为BCD‑8421十进制数。本发明以16‑bit二进制数输入为例，基于多载十进制数字集产生十进制数阵列，中间变量采用ODDS编码，可以有效地提高转换速度并降低电路的复杂度。本发明方法也同样适用于其它十进制数编码方案。

说明书

技术领域

本发明公开了一种基于树状压缩的二进制至十进制数转换器，涉及数字系统设计技术，尤其涉及一种任意位二进制至十进制数快速转换的方法，属于计算、推算或计数的技术领域。

背景技术

传统的二进制运算在计算机和通信系统中起着十分关键的作用，但二进制与十进制的转换过程中不可避免地存在误差和舍入，无法满足商业计算、金融分析、税率计算、会计、保险等领域对十进制算术运算的精度要求。2008年发行的IEEE754的修订版本IEEE754-2008已经包括了十进制浮点算术运算的格式和规范。2019年IEEE修订的IEEE754-2008标准给出了最新版的二进制和十进制浮点算术的草拟标准。因此，二进制至十进制数转换器不仅是数字系统设计的重要器件而且对实现计算机算术运算系统中二进制与十进制数之间的快速有效转换具有重要意义。

目前，对二进制至十进制数转换器的研究集中在7位二进制数的转换，将每一位二进制数按位权分解，采用BCD位权表示方式并通过BCD加法器得到十进制数，按此方法设计的转换器复杂度高且延时时间长。在此基础上提出的4-3结构算法，将七位二进制数划分为高三位和低四位，对低四位大于9进行修正，该算法仅仅适用于7位二进制数的转换，无法满足任意位宽二进制至十进制数转换器的性能要求。此外，学者提出了一种串行二进制至十进制数转换的算法模型——ND模型，通过多个模型迭代级联可以实现任意位的二进制至十进制数转换。ND模型将二进制数从高至低串行输入后进行转换，该转换方法适用于二进制位数较少时的转换，随着位数的增加，电路延时线性增大。

本申请旨在通过高速并行的二进制至BCD十进制数转换系统降低电路复杂度并提高转换速度。

发明内容

本发明的发明目的是针对上述背景技术的不足，首次提出一种基于树状压缩的二进制至BCD十进制数转换器，通过结构简单且规则的全加器、半加器和2:1ODDS加法器将ODDS十进制数阵列压缩至一行ODDS数，对该转换器进行扩展可以满足任意位二进制数转换为十进制数的需求，解决基于BCD编码转换导致的结构复杂、数值范围小、不适用于任意位宽二进制数转换的技术问题，并克服串行转换带来的延时时间长的缺陷。

本发明为实现上述发明目的采用如下技术方案：

本发明提出的基于树状压缩的二进制到十进制转换器由基于ODDS(OverloadedDecimal Digit Set,多载十进制数字集)编码的十进制数阵列产生模块、十进制数阵列压缩模块和ODDS至BCD转换模块构成。基于ODDS编码的十进制数阵列产生模块将二进制数按位权分解生成基于ODDS编码的十进制数阵列，得到第一十进制数阵列。十进制数阵列压缩模块由4级压缩模块构成：由10个全加器和2个半加器构成的第一压缩级；由6个全加器和3个半加器构成的第二压缩级；由3个全加器、1个半加器和4个2:1ODDS加法器构成的第三压缩级，该级压缩器为4:2压缩器；由4个2:1ODDS加法器和2个全加器构成的第四压缩级，该级压缩器为2:1压缩器。定义16-bit的二进制数B＝b

基于ODDS编码的十进制数阵列产生模块输出第一十进制数阵列。第一压缩级对第一十进制数阵列进行压缩，压缩结果为第二十进制数阵列；第二压缩级对第二十进制数阵列进行压缩，压缩结果为第三十进制数阵列；第三压缩级对第三十进制数阵列进行压缩，压缩结果为第四十进制数阵列；第四压缩级对第四十进制数阵列进行压缩，压缩结果为1行ODDS十进制数。

第一压缩级包括第一至第十共十个全加器和第一至第二两个半加器，对7行ODDS十进制数阵列进行压缩。

第一全加器将二进制数b

第二压缩级包括第一至第六共六个全加器和第一至第三共三个半加器，对6行ODDS十进制数阵列进行压缩。第一全加器将二进制数b

第三压缩级包括4个2:1ODDS加法器(或者2个4:2ODDS加法器)、3个全加器和1个半加器，对4行ODDS数进行压缩后得到2行ODDS十进制数。

第四压缩级利用2:1ODDS加法器将2行ODDS数压缩至1行ODDS数。

本发明采用上述技术方案，具有以下有益效果：

(1)本发明针对二进制到十进制数转换，首次提出了基于树状压缩的二进制到十进制数转换结构，包括基于ODDS编码的十进制数阵列产生模块、十进制数阵列压缩模块和最终ODDS至BCD转换模块。十进制数阵列产生模块将二进制数按位权分解构成ODDS十进制数阵列，十进制数阵列压缩模块将7行ODDS阵列压缩至1行ODDS十进制数阵列，共由4个压缩级构成，第一和第二2级压缩由全加器和半加器构成，第三和第四2级压缩主要由2:1ODDS加法器构成。本发明采用并行方式可将任意位二进制数转换为BCD-8421十进制数，由于中间变量采用ODDS编码，可以有效地提高转换速度并降低电路的复杂度。

(2)本发明实现了16位并行二进制到十进制数转换，借助这种思想可以实现任意位二进制至十进制数转换。

附图说明

图1为16位二进制至十进制转换的ODDS阵列产生和压缩的示意图。

具体实施方式

下面结合附图对发明的技术方案进行详细说明。

本发明公开的基于ODDS编码树状压缩的二进制至十进制数转换器，包括：基于ODDS编码的十进制数阵列产生模块、十进制数阵列压缩模块和最终的ODDS至BCD转换模块。本发明采用全加器、半加器和2:1ODDS加法器对ODDS十进制数阵列进行压缩，可以有效地简化二进制至十进制转换系统并且降低系统的延时。

第一压缩级包括第一至第十共十个全加器和第一至第二共两个半加器，对7行ODDS十进制数阵列进行压缩，压缩结果是第二十进制数阵列。第一全加器逻辑表达式如下表示：

其中，

第一半加器的输入是b

第一半加器逻辑表达式如下所示：

第一十进制数阵列中没有被压缩的变量移至相同位权的第二十进制数阵列。

第二压缩级包括第一至第六共六个全加器和第一至第三共三个半加器，对第二十进制数阵列6行ODDS十进制数阵列进行压缩，压缩结果是第三十进制数阵列。

第一全加器的输入是b

第一半加器的输入是

第二十进制数阵列中没有被压缩的变量移至相同位权的第三十进制数阵列。

第三压缩级包括四个2:1ODDS加法器,第一至第三共三个全加器和第一半加器,对第三阵列四行ODDS十进制数阵列进行压缩，压缩结果是第四阵列2行ODDS十进制数阵列。

第一ODDS加法器的输入是b

其中，第三2:1ODDS加法器将两位ODDS数拆分为左拆分项和右拆分项，左拆分项包含b

第一全加器的输入是

第三十进制数阵列中没有被压缩的变量移至相同位权的第四阵列。

第四压缩级包括第一至第四共四个2:1ODDS加法器和第一至第二共两个全加器,第一至第四2:1ODDS分别产生第0-digit的压缩结果

压缩模块产生的5个ODDS十进制数通过最终ODDS至BCD转换器转换至5-digit的BCD数输出。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。