具有自适应性能的三相可控硅调压系统

摘要

本发明公开一种具有自适应性能的三相可控硅调压系统，设有输入接线单元，所述输入接线单元设有三相电端口A、B、C及可控硅导通角控制信号PWM端口和使能信号EN端口，所述三相电端口A、B、C与三相电同步采样变压器的输入端相接，三相电同步采样变压器的输出端与三相电同步处理单元的输入端相接，三相电同步处理单元的输出端、导通角控制信号PWM端口及使能信号EN端口均与可编程逻辑器件CPLD的输入端相接，可编程逻辑器件CPLD的输出端通过驱动隔离单元与输出接线单元相接，所述输出接线单元设有六个可控硅导通角触发信号输出端口P1P2、P3P4、P5P6、P7P8、P9P10、P11P12。

说明书

技术领域

本发明涉及一种三相可控硅调压系统，尤其是一种适用于三相可控硅整流逆变拓扑的具有自适应性能的三相可控硅调压系统。

背景技术

三相可控硅调压技术是通过触发控制三对可控硅的导通角以实现电压可调输出，已广泛应用于三相全桥逆变电路、三相半桥逆变电路及三相可变升压电路等。目前三相可控硅调压技术普遍采用取电网同步信号输入至以单片机为主的CPU单元进行处理，通过对电网同步信号解析发送可控硅导通角触发信号。存在如下问题：需要配置同步信号取样电路、隔离电路、电平转换电路及驱动电路等一系列结构复杂的电路，故障率高，维护繁琐；CPU单元会因处理生成可控硅触发信号的占用而频繁中断，影响其它主程序的执行，工作效率低；CPU单元需要针对三相可控硅触发后端不同的拓扑结构，单独通过程序校准导通角，通用性差。

发明内容

本发明是为了解决现有技术所存在的上述技术问题，提供一种适用于三相可控硅整流逆变拓扑的具有自适应性能的三相可控硅调压系统。

本发明的技术解决方案是：一种具有自适应性能的三相可控硅调压系统，

设有输入接线单元，所述输入接线单元有三相电端口A、B、C及可控硅导通角控制信号PWM端口和使能信号EN端口，所述三相电端口A、B、C与三相电同步采样变压器的输入端相接，三相电同步采样变压器的输出端与三相电同步处理单元的输入端相接，三相电同步处理单元的输出端、导通角控制信号PWM端口及使能信号EN端口均与可编程逻辑器件CPLD的输入端相接，可编程逻辑器件CPLD的输出端通过驱动隔离单元与输出接线单元相接，所述输出接线单元设有六个可控硅导通角触发信号输出端口P1P2、P3P4、P5P6、P7P8、P9P10、P11P12；所述三相电同步采样变压器将三相交流电380V降至三相交流电11V并转换线电压与相电压同步，三相交流电11V经三相电同步处理单元处理为三相同步方波数字信号Pa、Pb、Pc，可编程逻辑器件CPLD将可控硅导通角控制信号PWM占空比从5%~95%对应解析为可控硅导通角0~120°触发信号，中间区域为线性解析，并通过三相同步方波数字信号Pa、Pb、Pc的不同逻辑输出对应的可控硅导通角触发信号，可控硅导通角触发信号经过驱动隔离单元驱动、隔离后，经输出接线单元输出。

所述三相电同步处理单元设有：

与三相电同步采样变压器输出相电压Ta相接的由电阻R1、电容C1构成的一阶滤波电路，电阻R1通过限流电阻R2与光耦U2的1脚相接，光耦U2的2脚接地Ty，光耦U2的3脚接数字电源地GND，光耦U2的4脚通过上拉电阻R3接数字电源+Vd并通过由电阻R4、电容C2组成的窄脉冲抑制电路接数字电源地GND，电阻R4的输出与六路施密特反向器U1的9脚相接，六路施密特反向器U1的8脚输出为与相电压Ta的同步方波数字信号Pa；

与三相电同步采样变压器输出相电压Tb相接的由电阻R5、电容C3构成的一阶滤波电路，电阻R5通过限流电阻R6与光耦U3的1脚相接，光耦U3的2脚接地Ty，光耦U3的3脚接数字电源地GND，光耦U3的4脚通过上拉电阻R7接数字电源+Vd并通过由电阻R8、电容C4组成的窄脉冲抑制电路接数字电源地GND，电阻R8的输出与六路施密特反向器U1的11脚相接，六路施密特反向器U1的10脚输出为与相电压Tb的同步方波数字信号Pb；

与三相电同步采样变压器输出相电压Tc相接的由电阻R9、电容C5构成的一阶滤波电路，电阻R9通过限流电阻R10与光耦U4的1脚相接，光耦U4的2脚接地Ty，光耦U4的3脚接数字电源地GND，光耦U4的4脚通过上拉电阻R11接数字电源+Vd并通过由电阻R12、电容C6组成的窄脉冲抑制电路接数字电源地GND，电阻R12的输出与六路施密特反向器U1的13脚相接，六路施密特反向器U1的12脚输出为与相电压Tc的同步方波数字信号Pc。

所述驱动隔离单元设有：

与可编程逻辑器件CPLD输出信号相接的T_1A端，T_1A端与由电阻R111、电容C111组成的窄脉冲抑制电路相接，电容C111的另一端接数字电源地GND，电阻R111与驱动芯片U9G的7脚相接，驱动芯片U9G的10脚与隔离式脉冲变压器T1的1脚相接，隔离式脉冲变压器T1的2脚连接至12V的供电电源，12V的供电电源通过电容C117接数字电源地GND，所述隔离式脉冲变压器T1的1脚、2脚之间连接有续流二极管D1，隔离式脉冲变压器T1的负输出3脚与连接相电压A的正向可控硅的K极连接脚AK+相接，隔离式脉冲变压器T1的正输出4脚通过正向二极管D7、限流电阻R117与连接相电压A的正向可控硅的G极连接脚AG+相接，在连接脚AG+和连接脚AK+之间设有反向并联续流二极管D13；

与可编程逻辑器件CPLD输出信号相接的T_1B端，T_1B端与由电阻R112、电容C112组成的窄脉冲抑制电路相接，电容C112的另一端接数字电源地GND，电阻R112与驱动芯片U9F的6脚相接，驱动芯片U9F的11脚与隔离式脉冲变压器T2的1脚相接，隔离式脉冲变压器T2的2脚连接至12V的供电电源，所述隔离式脉冲变压器T2的1脚、2脚之间连接有续流二极管D2，隔离式脉冲变压器T2的负输出3脚与连接相电压A的负向可控硅的K极连接脚AK-相接，隔离式脉冲变压器T2的正输出4脚通过正向二极管D8、限流电阻R118与连接相电压A的负向可控硅的G极连接脚AG-相接，在连接脚AG-和连接脚AK-之间设有反向并联续流二极管D14；

与可编程逻辑器件CPLD输出信号相接的T_2A端，T_2A端与由电阻R113、电容C113组成的窄脉冲抑制电路相接，电容C113的另一端接数字电源地GND，电阻R113与驱动芯片U9E的5脚相接，驱动芯片U9E的12脚与隔离式脉冲变压器T3的1脚相接，隔离式脉冲变压器T3的2脚连接至12V的供电电源，所述隔离式脉冲变压器T3的1脚、2脚之间连接有续流二极管D3，隔离式脉冲变压器T3的负输出3脚与连接相电压B的正向可控硅的K极连接脚BK+相接，隔离式脉冲变压器T3的正输出4脚通过正向二极管D9、限流电阻R119与连接相电压B的正向可控硅的G极连接脚BG+相接，在连接脚BG+和连接脚BK+之间设有反向并联续流二极管D15；

与可编程逻辑器件CPLD输出信号相接的T_2B端，T_2B端与由电阻R114、电容C114组成的窄脉冲抑制电路相接，电容C114的另一端接数字电源地GND，电阻R114与驱动芯片U9D的4脚相接，驱动芯片U9D的13脚与隔离式脉冲变压器T4的1脚相接，隔离式脉冲变压器T4的2脚连接至12V的供电电源，所述隔离式脉冲变压器T4的1脚、2脚之间连接有续流二极管D4，隔离式脉冲变压器T4的负输出3脚与连接相电压B的负向可控硅的K极连接脚BK-相接，隔离式脉冲变压器T4的正输出4脚通过正向二极管D10、限流电阻R1110与连接相电压B的负向可控硅的G极连接脚BG-相接，在连接脚BG-和连接脚BK-之间设有反向并联续流二极管D16；

与可编程逻辑器件CPLD输出信号相接的T_3A端，T_3A端与由电阻R115、电容C115组成的窄脉冲抑制电路相接，电容C115的另一端接数字电源地GND，电阻R115与驱动芯片U9C的3脚相接，驱动芯片U9C的14脚与隔离式脉冲变压器T5的1脚相接，隔离式脉冲变压器T5的2脚连接至12V的供电电源，所述隔离式脉冲变压器T5的1脚、2脚之间连接有续流二极管D5，隔离式脉冲变压器T5的负输出3脚与连接相电压C的正向可控硅的K极连接脚CK+相接，隔离式脉冲变压器T5的正输出4脚通过正向二极管D11、限流电阻R1111与连接相电压C的正向可控硅的G极连接脚CG+相接，在连接脚CG+和连接脚CK+之间设有反向并联续流二极管D17；

与可编程逻辑器件CPLD输出信号相接的T_3B端，T_3B端与由电阻R116、电容C116组成的窄脉冲抑制电路相接，电容C116的另一端接数字电源地GND，电阻R116与驱动芯片U9A的1脚相接，驱动芯片U9A的16脚与隔离式脉冲变压器T6的1脚相接，隔离式脉冲变压器T6的2脚连接至12V的供电电源，所述隔离式脉冲变压器T6的1脚、2脚之间连接有续流二极管D6，隔离式脉冲变压器T6的负输出3脚与连接相电压C的负向可控硅的K极连接脚CK-相接，隔离式脉冲变压器T6的正输出4脚通过正向二极管D12、限流电阻R1112与连接相电压C的负向可控硅的G极连接脚CG-相接，在连接脚CG-和连接脚CK-之间设有反向并联续流二极管D18。

本发明的输入信号单元设置可控硅导通角控制信号PWM端口和使能信号EN端口，两端口均可为光纤接受器端口，可控硅导通角控制信号PWM端口接受任何产品发送的期望导通角控制信号PWM并采用PWM占空比调制的方式代表导通角，仅需一路信号即可有效传达6个可控硅的导通角信息，结构简单、触发稳定；使能信号EN控制，可在出现故障时立刻关闭触发信号，安全可靠；采用可编程逻辑器件CPLD单独生产可控硅触发信号，不占用各种拓扑应用中核心处理器CPU的工作量，解决了现有技术所存在CPU工作效率低的技术问题；采用模块化设计，提供标准化的端口控制信号，可通过编程实现不同的硬逻辑，通用性强（可通用于三相全桥逆变电路、三相半桥逆变电路及三相可变升压电路等），使得三相可控硅触发在各种拓扑应用的研发过程中更加快捷省时。

附图说明

图1是本发明实施例的电路原理框图。

图2是本发明实施例中三相电同步处理单元的电路图。

图3是本发明实施例相电压Ta、Tb、Tc、线电压、方波数字信号波形时序图。

图4是本发明实施例驱动隔离单元电路图。

图5是本发明实施例PWM信号95%占空比时导通角120°的对应时序图。

图6是是本发明实施例PWM信号5%占空比时导通角0°的对应时序图。

具体实施方式

本发明的一种具有自适应性能的三相可控硅调压系统如图1所示：设有输入接线单元1，所述输入接线单元1设有三相电端口A、B、C及可控硅导通角控制信号PWM端口和使能信号EN端口，可控硅导通角控制信号PWM端口和使能信号EN端口均可为光纤接受器端口，可控硅导通角控制信号PWM端口接受任何产品发送的期望导通角控制信号，使能信号EN控制，可在出现故障时立刻关闭触发信号。所述三相电端口A、B、C与三相电同步采样变压器2的输入端相接，三相电同步采样变压器2的输出信号Ta、Tb、Tc及Ty与三相电同步处理单元3的输入端相接，三相电同步处理单元3的输出信号Pa、Pb、Pc、导通角控制信号PWM端口及使能信号EN端口分别与可编程逻辑器件PLD 4的输入端P15、P17、P19、P75、P61相接，可编程逻辑器件CPLD 4的输出端P69、P73、P70、P72、P74、P71与驱动隔离单元5的T_1A端、T_2A端、T_1B端、T_2B端、T_1C端、T_2C端相接，驱动隔离单元5的的六对输出端AG+AK+、AG-AK-、BG+BK+、BG-BK-、CG+CK+、CG-CK-与输出接线单元6相接，输出接线单元6设有六个可控硅导通角触发信号输出端口P1P2、P3P4、P5P6、P7P8、P9P10、P11P12；三相电同步采样变压器2将三相交流电380V降至三相交流电11V（Ta、Tb、Tc）并转换线电压与相电压同步，三相交流电11V经三相电同步处理单元3成为三相同步方波数字信号Pa、Pb、Pc，可编程逻辑器件CPLD 4将可控硅导通角控制信号PWM占空比从5%~95%对应解析为可控硅导通角0~120°触发信号，中间区域为线性解析，并通过三相同步方波数字信号Pa、Pb、Pc的不同逻辑输出对应的可控硅导通角触发信号，可控硅导通角触发信号经过驱动隔离单元5驱动、隔离后，经输出接线单元6输出。

所述三相电同步处理单元3如图2所示，设有：

与三相电同步采样变压器2输出相电压Ta相接的由电阻R1、电容C1构成的一阶滤波电路，电阻R1通过限流电阻R2与光耦U2（TLP521_1）的1脚相接，光耦U2的2脚接地Ty，光耦U2的3脚接数字电源地GND，光耦U2的4脚通过上拉电阻R3接数字电源+Vd并通过由电阻R4、电容C2组成的窄脉冲抑制电路接数字电源地GND，电阻R4的输出与六路施密特反向器U1（TLP521_1）的9脚相接，六路施密特反向器U1的8脚输出为与相电压Ta的同步方波数字信号Pa；

与三相电同步采样变压器2输出相电压Tb相接的由电阻R5、电容C3构成的一阶滤波电路，电阻R5通过限流电阻R6与光耦U3（TLP521_1）的1脚相接，光耦U3的2脚接地Ty，光耦U3的3脚接数字电源地GND，光耦U3的4脚通过上拉电阻R7接数字电源+Vd并通过由电阻R8、电容C4组成的窄脉冲抑制电路接数字电源地GND，电阻R8的输出与六路施密特反向器U1的11脚相接，六路施密特反向器U1的10脚输出为与相电压Tb的同步方波数字信号Pb；

与三相电同步采样变压器2输出相电压Tc相接的由电阻R9、电容C5构成的一阶滤波电路，电阻R9通过限流电阻R10与光耦U4（TLP521_1）的1脚相接，光耦U4的2脚接地Ty，光耦U4的3脚接数字电源地GND，光耦U4的4脚通过上拉电阻R11接数字电源+Vd并通过由电阻R12、电容C6组成的窄脉冲抑制电路接数字电源地GND，电阻R12的输出与六路施密特反向器U1的13脚相接，六路施密特反向器U1的12脚输出为与相电压Tc的同步方波数字信号Pc。

三相电同步采样变压器2输出相电压Ta、Tb、Tc、线电压、方波数字信号波形时序图如图3所示。图3中从上至下依次分别对应为相电压（Ta、Tb、Tc，Ty为地）时序图，对应为线电压（Vab、Vbc、Vca）时序图及三相同步方波数字信号Pa、Pb、Pc的时序图。

所述驱动隔离单元5如图4所示，设有：

与可编程逻辑器件CPLD 4输出信号相接的T_1A端，T_1A端与由电阻R111、电容C111组成的窄脉冲抑制电路相接，电容C111的另一端接数字电源地GND，电阻R111与驱动芯片U9G的7脚相接，驱动芯片U9G的10脚与隔离式脉冲变压器T1的1脚相接，隔离式脉冲变压器T1的2脚连接至12V的供电电源，12V的供电电源通过电容C117接数字电源地GND，所述隔离式脉冲变压器T1的1脚、2脚之间连接有续流二极管D1，隔离式脉冲变压器T1的负输出3脚与连接相电压A的正向可控硅的K极连接脚AK+相接，隔离式脉冲变压器T1的正输出4脚通过正向二极管D7、限流电阻R117与连接相电压A的正向可控硅的G极连接脚AG+相接，在连接脚AG+和连接脚AK+之间设有反向并联续流二极管D13；

与可编程逻辑器件CPLD 4输出信号相接的T_1B端，T_1B端与由电阻R112、电容C112组成的窄脉冲抑制电路相接，电容C112的另一端接数字电源地GND，电阻R112与驱动芯片U9F的6脚相接，驱动芯片U9F的11脚与隔离式脉冲变压器T2的1脚相接，隔离式脉冲变压器T2的2脚连接至12V的供电电源，所述隔离式脉冲变压器T2的1脚、2脚之间连接有续流二极管D2，隔离式脉冲变压器T2的负输出3脚与连接相电压A的负向可控硅的K极连接脚AK-相接，隔离式脉冲变压器T2的正输出4脚通过正向二极管D8、限流电阻R118与连接相电压A的负向可控硅的G极连接脚AG-相接，在连接脚AG-和连接脚AK-之间设有反向并联续流二极管D14；

与可编程逻辑器件CPLD 4输出信号相接的T_2A端，T_2A端与由电阻R113、电容C113组成的窄脉冲抑制电路相接，电容C113的另一端接数字电源地GND，电阻R113与驱动芯片U9E的5脚相接，驱动芯片U9E的12脚与隔离式脉冲变压器T3的1脚相接，隔离式脉冲变压器T3的2脚连接至12V的供电电源，所述隔离式脉冲变压器T3的1脚、2脚之间连接有续流二极管D3，隔离式脉冲变压器T3的负输出3脚与连接相电压B的正向可控硅的K极连接脚BK+相接，隔离式脉冲变压器T3的正输出4脚通过正向二极管D9、限流电阻R119与连接相电压B的正向可控硅的G极连接脚BG+相接，在连接脚BG+和连接脚BK+之间设有反向并联续流二极管D15；

与可编程逻辑器件CPLD 4输出信号相接的T_2B端，T_2B端与由电阻R114、电容C114组成的窄脉冲抑制电路相接，电容C114的另一端接数字电源地GND，电阻R114与驱动芯片U9D的4脚相接，驱动芯片U9D的13脚与隔离式脉冲变压器T4的1脚相接，隔离式脉冲变压器T4的2脚连接至12V的供电电源，所述隔离式脉冲变压器T4的1脚、2脚之间连接有续流二极管D4，隔离式脉冲变压器T4的负输出3脚与连接相电压B的负向可控硅的K极连接脚BK-相接，隔离式脉冲变压器T4的正输出4脚通过正向二极管D10、限流电阻R1110与连接相电压B的负向可控硅的G极连接脚BG-相接，在连接脚BG-和连接脚BK-之间设有反向并联续流二极管D16；

与可编程逻辑器件CPLD 4输出信号相接的T_3A端，T_3A端与由电阻R115、电容C115组成的窄脉冲抑制电路相接，电容C115的另一端接数字电源地GND，电阻R115与驱动芯片U9C的3脚相接，驱动芯片U9C的14脚与隔离式脉冲变压器T5的1脚相接，隔离式脉冲变压器T5的2脚连接至12V的供电电源，所述隔离式脉冲变压器T5的1脚、2脚之间连接有续流二极管D5，隔离式脉冲变压器T5的负输出3脚与连接相电压C的正向可控硅的K极连接脚CK+相接，隔离式脉冲变压器T5的正输出4脚通过正向二极管D11、限流电阻R1111与连接相电压C的正向可控硅的G极连接脚CG+相接，在连接脚CG+和连接脚CK+之间设有反向并联续流二极管D17；

与可编程逻辑器件CPLD 4输出信号相接的T_3B端，T_3B端与由电阻R116、电容C116组成的窄脉冲抑制电路相接，电容C116的另一端接数字电源地GND，电阻R116与驱动芯片U9A的1脚相接，驱动芯片U9A的16脚与隔离式脉冲变压器T6的1脚相接，隔离式脉冲变压器T6的2脚连接至12V的供电电源，所述隔离式脉冲变压器T6的1脚、2脚之间连接有续流二极管D6，隔离式脉冲变压器T6的负输出3脚与连接相电压C的负向可控硅的K极连接脚CK-相接，隔离式脉冲变压器T6的正输出4脚通过正向二极管D12、限流电阻R1112与连接相电压C的负向可控硅的G极连接脚CG-相接，在连接脚CG-和连接脚CK-之间设有反向并联续流二极管D18。

上述驱动芯片U9G、U9F、U9E、U9D、U9C、U9A可为驱动芯片MC1413中的不同支路，各输入输出脚均为驱动芯片MC1413对应管脚。

本发明实现对可控硅导通角触发控制时，将任何产品发送的期望导通角控制信号PWM与输入接线单元1的可控硅导通角控制信号PWM端口，使能信号EN与使能信号EN端口相接，三相电源A相、B相、C相与三相电端口A、B、C相接，输出接线单元6的六个可控硅导通角触发信号输出端口P1P2、P3P4、P5P6、P7P8、P9P10、P11P12分别与相接于三相电源A相、B相、C相的三对可控硅（A相正向可控硅a+、负向可控硅a-；B相正向可控硅b+、负向可控硅b-；C相正向可控硅c+、负向可控硅c-）相接。

本发明实施例PWM信号95%占空比时导通角120°的对应时序图如图5所示。 图5中从上至下分别为PWM信号（方波周期100μs，占空比为95%的信号）、使能信号EN、对应为相电压Ta、Tb、Tc（Ty为地）时序图，对应为线电压Vab、Vbc、Vca时序图、可编程逻辑器件CPLD 4的输出至驱动隔离单元5的T_1A端、T_2A端、T_1B端、T_2B端、T_1C端、T_2C端的可控硅触发信号时序图。

当使能EN为低电平时，解析PWM占空比为95%，此时C相正同步，触发c+即C相正向可控硅，触发a-即A相负向可控硅；B相负同步，触发c+即C相正向可控硅，触发b-即B相负向可控硅；A相正同步，触发a+即A相正向可控硅，触发b-即B相负向可控硅；C相负同步，触发c-即C相负向可控硅，a+即A相正向可控硅；B相正同步，触发b+即B相正向可控硅，触发c-即C相负向可控硅；A相正同步，触发a-即A相负向可控硅，触发b+即B相正向可控硅，完成6个可控硅的一周触发；C相正同步开始下一周期触发循环，以上逻辑由可编程逻辑器件内部编程自动识别，无需外部硬件配置。

本发明实施例PWM信号5%占空比时导通角0°的对应时序图如图6所示。图6中从上至下分别为PWM信号（方波周期100μs，占空比为5%的信号）、使能信号EN、对应为相电压Ta、Tb、Tc（Ty为地）时序图，对应为线电压Vab、Vbc、Vca时序图、可编程逻辑器件CPLD 4的输出至驱动隔离单元5的T_1A端、T_2A端、T_1B端、T_2B端、T_1C端、T_2C端的可控硅触发信号时序图。

当EN使能信号为低电平时，解析PWM占空比为5%，此时B相正同步，触发b+即B相正向可控硅，触发c-即C相负向可控硅；A相负同步，触发b+即B相正向可控硅，触发a-即A相负向可控硅；C相正同步，触发c+即C相正向可控硅，触发a-即A相负向可控硅；B相负同步，触发b-即B相负向可控硅，c+即C相正向可控硅；A相正同步，触发a+即A相正向可控硅，触发b-即B相负向可控硅；C相负同步，触发c-即C相负向可控硅，触发a+即A相正向可控硅，完成6个可控硅的一周触发，B相正同步开始下一周期触发循环，以上逻辑由可编程逻辑器件内部编程自动识别，无需外部硬件配置。

当PWM占空比在5%~95%中间时，导通角从0°到120°线性解析，完成可控硅的准确触发。