差分输入缓冲电路、差分信号缓冲电路及FPGA芯片

摘要

本申请实施例提供了一种分输入缓冲电路、差分信号缓冲电路及FPGA芯片，涉及集成电路技术领域，可扩大共模和差模输入范围。该差分输入缓冲电路包括：差分输入电路包括第一子差分输入电路和第二子差分输入电路，第一子差分输入电路在第一控制电压端的控制下输出放大的第一电流，第二子差分输入电路在第二控制电压端的控制下输出放大的第二电流；差分输出电路包括第一子差分输出电路和第二子差分输出电路，第一子差分输出电路接收第一电流后输出第一电平，第二子差分输出电路接收第二电流后输出第二电平；第一电平与第二电平相反，第一控制电压端输入至第一子差分输入电路的电压和第二控制电压端输入至第二子差分输入电路的电压为不相等任意值。

说明书

技术领域

本申请涉及集成电路技术领域，更具体地，涉及一种差分输入缓冲电路、差分信号缓冲电路及FPGA芯片。

背景技术

传统的差分信号输入电路直接采用N型MOS(metal oxide semiconductor)差分输入对管、或者P型MOS差分输入对管实现，这种比较电路应用在高速单端输入标准时，输入共模电平范围有限，仅适用于输入满足高电压阈值的高电平或低电压阈值的低电平。

对于高速差分输入标准，例如，LVDS_25、LVDSEXT_25、HT_25等，需要更宽的共模输入范围和差模输入范围。

发明内容

本申请实施例提供了一种差分输入缓冲电路、差分信号缓冲电路及FPGA芯片，以改善上述问题。

第一方面，提供一种差分输入缓冲电路，包括：差分输入电路和差分输出电路。差分输入电路，包括第一子差分输入电路和第二子差分输入电路，第一子差分输入电路在第一控制电压端的控制下输出放大的第一电流，第二子差分输入电路在第二控制电压端的控制下输出放大的第二电流。差分输出电路，包括第一子差分输出电路和第二子差分输出电路，第一子差分输出电路接收所述第一电流后输出第一电平，所述第二子差分输出电路接收第二电流后输出第二电平；其中，第一电平与第二电平相反，第一控制电压端输入至第一子差分输入电路的电压和第二控制电压端输入至第二子差分输入电路的电压为不相等任意值。

第二方面，提供一种差分信号缓冲电路，包括比较电路以及第一方面所述的差分输入缓冲电路。比较电路包括第一输入端和第二输入端，第一输入端接收第一子差分输出电路输入的第一电平，第二输入端接收第二子差分输出电路输入的第二电平；比较电路被配置为根据第一电平和第二电平输出比较结果。

第三方面，提供一种FPGA芯片，包括第二方面所述的差分信号缓冲电路。

本申请实施例提供的差分输入缓冲电路、差分信号缓冲电路及FPGA芯片中，差分输入缓冲电路包括差分输入电路和差分输出电路，差分输入电路包括第一子差分输入电路和第二子差分输入电路，差分输出电路包括第一子差分输出电路和第二子差分输出电路。第一子差分输入电路在第一控制电压端IN_N的控制下输出放大的第一电流，之后输入至第一子差分输出电路，并以大电压(第一电平PRE_OUT_N)的形式输出；第二子差分输入电路在第二控制电压端IN_P的控制下输出放大的第二电流，之后输入至第二子差分输出电路，并以大电压(第二电平PRE_OUT_P)的形式输出，由于第一控制电压端IN_N输入至第一子差分输入电路的电压和第二控制电压端IN_P第二子差分输入电路的电压为不相等，因此，第一电平PRE_OUT_N和第二电平PRE_OUT_P为不同程度的放大，第一电平PRE_OUT_N与第二电平PRE_OUT_P之间的差值增大，进而可以将第一电平PRE_OUT_N看作高电平、第二电平PRE_OUT_P看作低电平，或者，将第一电平PRE_OUT_N看作低电平、第二电平PRE_OUT_P看作高电平。这样一来，只要第一控制电压端IN_N输入至第一子差分输入电路的电压和第二控制电压端IN_P第二子差分输入电路的电压为不相等的任意值，均可利用本申请的差分输入缓冲电路输出相反的第一电平PRE_OUT_N和第二电平PRE_OUT_P，扩大了共模输入范围和差模输入范围。在此基础上，第一电平PRE_OUT_N和第二电平PRE_OUT_P还可以作为下一级电路的电源电路，为下一级电路提供工作电压，从而减小整个电路的功耗。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例提供的差分输入缓冲电路的模块关系图；

图2为本申请实施例提供的差分输入缓冲电路的电路图；

图3为本申请实施例提供的差分信号缓冲电路的模块关系图；

图4为本申请实施例提供的差分信号缓冲电路的电路图；

图5为本申请实施例提供的差分信号缓冲电路的电路图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。需要说明的是，在不冲突的情况下，本申请的实施例中的特征可以相互结合。

如图1所示，本申请实施例提供一种差分输入缓冲电路，包括差分输入电路10和差分输出电路20。差分输入电路10包括第一子差分输入电路11和第二子差分输入电路12。差分输出电路20包括第一子差分输出电路21和第二子差分输出电路22。

第一子差分输入电路11在第一控制电压端IN_N的控制下输出放大的第一电流，第一子差分输出电路21接收第一电流后输出第一电平PRE_OUT_N。第二子差分输入电路12在第二控制电压端IN_P的控制下输出放大的第二电流，第二子差分输出电路22接收第二电流后输出第二电平PRE_OUT_P。

其中，第一电平PRE_OUT_N与第二电平PRE_OUT_P相反，第一控制电压端IN_N输入至第一子差分输入电路11的电压和第二控制电压端IN_P第二子差分输入电路12的电压为不相等任意值。

具体的，如图2所示，第一子差分输入电路101包括第一N型晶体管N1、第一P型晶体管P1、以及第二P型晶体管P2，第二子差分输入电路102包括第二N型晶体管N2、第三P型晶体管P3、以及第四P型晶体管P4。第一子差分输出电路201包括第三N型晶体管N3，第二子差分输出电路202包括第四N型晶体管N4。

第一N型晶体管N1的栅极与第一控制电压端IN_N电连接，第一极与第一P型晶体管P1的栅极、第二P型晶体管P2的栅极和第二极电连接，第二极接地。第二N型晶体管N2的栅极与第二控制电压端IN_P电连接，第一极与第三P型晶体管P3的栅极、第四P型晶体管P4的栅极和第二极电连接，第二极接地。第一P型晶体管P1的第一极、第二P型晶体管P2的第一极、第三P型晶体管P3的第一极、以及第四P型晶体管P4的第一极与第一电压端电V1连接，第一P型晶体管P1的第二极与第一子差分输出电路201电连接。第三P型晶体管P3的第二极与第二子差分输出电路202电连接。其中，第一电压端V1的电压大于第一控制电压端IN_N和第二控制电压端IN_P的电压。

第三N型晶体管N3的栅极和第一极与第一P型晶体管P1的第二极电连接，第二极接地。第四N型晶体管N4的栅极和第一极与第三P型晶体管P3的第二极电连接，第二极接地。

假设第一控制电压端IN_N的电平为低电平，第二控制电压端IN_P的电平为高电平，第一电压端V1输入的电压为大电压。

在第一控制电压端IN_N的控制下，第一N型晶体管N1断开，第一P型晶体管P1和第二P型晶体管P2也断开，电流不会从第一P型晶体管P1流至第三N型晶体管N3，第三N型晶体管N3上的电流几乎为零，因此，从第三N型晶体管N3输出的第一电平PRE_OUT_N也为零，此时第一电平PRE_OUT_N可以看作低电平。

在第二控制电压端IN_P的控制下，第二N型晶体管N2导通，由于第二N型晶体管N2的第二极接地，有将第二N型晶体管N2拉低的趋势，进一步的，第二N型晶体管N2的第一极的电压降低，当第二N型晶体管N2的第一极的电压降低为低电平时，第三P型晶体管P3和第四P型晶体管P4导通，第三P型晶体管P3将第一电压端V1的电压转成电流发送至第四N型晶体管N4，且由于第一电压端V1的电压为大电压，因此，流至第四N型晶体管N4的电流为大电流。第四N型晶体管N4可以等效作电阻，第四N型晶体管N4接收到第三P型晶体管P3发送的大电流后，可以以电压的形式输出第二电平PRE_OUT_P，此时第二电平PRE_OUT_P可以看作高电平。

假设第一控制电压端IN_N的电平和第二控制电压端IN_P的电平既不为高电平，也不为低电平，且第一控制电压端IN_N的电压大于第二控制电压端IN_P的电压，第一电压端V1输入的电压为大电压。

在第二控制电压端IN_N的控制下，第一N型晶体管N1导通，由于第一N型晶体管N1的第二极接地，有将第一N型晶体管N1拉低的趋势，进一步的，第一N型晶体管N1的第一极的电压降低，当第一N型晶体管N1的第一极的电压降低为低电平时，第一P型晶体管P1和第二P型晶体管P2导通，第一P型晶体管P1将第一电压端V1的电压转成电流发送至第三N型晶体管N3，且由于第一电压端V1的电压为大电压，因此，流至第三N型晶体管N3的电流为大电流。第三N型晶体管N3可以等效作电阻，第三N型晶体管N3接收到第一P型晶体管P1发送的大电流后，可以以电压的形式输出第二电平PRE_OUT_N。

在第二控制电压端IN_P的控制下，第二N型晶体管N2导通，由于第二N型晶体管N2的第二极接地，有将第二N型晶体管N2拉低的趋势，进一步的，第二N型晶体管N2的第一极的电压降低，当第二N型晶体管N2的第一极的电压降低为低电平时，第三P型晶体管P3和第四P型晶体管P4导通，第三P型晶体管P3将第一电压端V1的电压转成电流发送至第四N型晶体管N4，且由于第一电压端V1的电压为大电压，因此，流至第四N型晶体管N4的电流为大电流。第四N型晶体管N4可以等效作电阻，第四N型晶体管N4接收到第三P型晶体管P3发送的大电流后，可以以电压的形式输出第二电平PRE_OUT_P。

如图2所示，差分输入缓冲电路还包括第十一N型晶体管N11，第十一N型晶体管N11在电压端NN_BIAS的控制下导通，由于第一控制电压端IN_N的电压大于第二控制电压端IN_P的电压，因此，第十一N型晶体管N11上的电流更多地被第一N型晶体管N1抽走，第一N型晶体管N1的电流大于第二N型晶体管N2的电流。进一步的，第一P型晶体管P1的电流大于第三P型晶体管P3的电流，相较于第三P型晶体管P3，第一P型晶体管P1从第一电压端V2分得的电压更多，即，第一电流大于第二电流，第一电流流至第三N型晶体管N3后转换成第一电平PRE_OUT_N，第二电流流至第四N型晶体管N4后转换成第二电平PRE_OUT_P，由于第一电平PRE_OUT_N和第二电平PRE_OUT_P均为放大后的电平，因此，第一电平PRE_OUT_N与第二电平PRE_OUT_P之间的差值增大，第一电平PRE_OUT_N可以看作高电平，第二电平PRE_OUT_P可以看作低电平。

其中，对于第一电压端V1的电压大于第一控制电压端IN_N和第二控制电压端IN_P的电压，本领域的技术人员应该知道，对于晶体管来说，输入至第一极的电压比输入至栅极的电压大得多，因此，第一电压端V1的电压相较于第一控制电压端IN_N和第二控制电压端IN_P的电压为大电压，当第三P型晶体管P3工作在饱和区时，第一电压端V1的电压可以通过第三P型晶体管P3的第一极和第二极，以大电流的形式输出。

当然，第一控制电压端IN_N的电平也可以为高电平，第二控制电压端IN_P的电平也可以为低电平，在此情况下，第三N型晶体管N3输出的第一电平PRE_OUT_N为高电平，第四N型晶体管N4输出的第二电平PRE_OUT_P为低电平。或者，假设第一控制电压端IN_N的电平和第二控制电压端IN_P的电平既不为高电平，也不为低电平，且第一控制电压端IN_N的电压小于第二控制电压端IN_P的电压，在此情况下，第一电平PRE_OUT_N可以看作低电平，第二电平PRE_OUT_P可以看作高电平。

在一些实施例中，本领域的技术人员通常设定高电平阈值和低电平阈值，高于高电平阈值的电压为高电平，低于低电平阈值的电压为低电平。其中，高电平阈值与低电平阈值不相等，本申请第一控制电压端IN_N的电平和第二控制电压端IN_P的电压既可以是高电平，也可以是低电平，或者不是高电平和低电平。

在一些实施例中，第一极为源极，第二极为漏极；或者，第一极为漏极，第二极为源极。只要第一极为输入的一极，第二极为输出的一极即可。

在一些实施例中，第一N型晶体管N1、第一P型晶体管P1、以及第二P型晶体管P2，第二子差分输入电路102包括第二N型晶体管N2、第三P型晶体管P3、以及第四P型晶体管P4可以是场效应管，场效应管用于将第一电压端V1输入的大电压，转换成大电流输出。

本申请实施例提供一种差分输入缓冲电路，包括差分输入电路10和差分输出电路20，差分输入电路10包括第一子差分输入电路11和第二子差分输入电路12，差分输出电路20包括第一子差分输出电路21和第二子差分输出电路22。第一子差分输入电路11在第一控制电压端IN_N的控制下输出放大的第一电流，之后输入至第一子差分输出电路21，并以大电压(第一电平PRE_OUT_N)的形式输出；第二子差分输入电路12在第二控制电压端IN_P的控制下输出放大的第二电流，之后输入至第二子差分输出电路22，并以大电压(第二电平PRE_OUT_P)的形式输出，由于第一控制电压端IN_N输入至第一子差分输入电路11的电压和第二控制电压端IN_P第二子差分输入电路12的电压为不相等，因此，第一电平PRE_OUT_N和第二电平PRE_OUT_P为不同程度的放大，第一电平PRE_OUT_N与第二电平PRE_OUT_P之间的差值增大，进而可以将第一电平PRE_OUT_N看作高电平、第二电平PRE_OUT_P看作低电平，或者，将第一电平PRE_OUT_N看作低电平、第二电平PRE_OUT_P看作高电平。这样一来，只要第一控制电压端IN_N输入至第一子差分输入电路11的电压和第二控制电压端IN_P第二子差分输入电路12的电压为不相等的任意值，均可利用本申请的差分输入缓冲电路输出相反的第一电平PRE_OUT_N和第二电平PRE_OUT_P，扩大了共模输入范围和差模输入范围。在此基础上，第一电平PRE_OUT_N和第二电平PRE_OUT_P还可以作为下一级电路的电源电路，为下一级电路提供工作电压，从而减小整个电路的功耗。

可选的，如图2所示，第一子差分输出电路21还包括第五P型晶体管P5，第二子差分输出电路22还包括第六P型晶体管P6。第五P型晶体管P5的栅极与第二控制电压端V2电连接，第一极与第二电压端V2电连接，第二极与第三N型晶体管N3的栅极和第一极电连接。第六P型晶体管P6的栅极与第一控制电压端V1电连接，第一极与第二电压端V2电连接，第二极与第四N型晶体管N4的栅极和第一极电连接。

在此基础上，差分输入缓冲电路还可以包括第十P型晶体管P10，第十P型晶体管P10的栅极与P_BIAS电连接，第一极与第二电压端电连接，第二极分别与第五P型晶体管P5的第一极和第六P型晶体管P6的第一极电连接。

假设第一控制电压端IN_N的电平为低电平，第二控制电压端IN_P的电平为高电平。

在第一控制电压端IN_N的控制下，第六P型晶体管P6导通；在第二控制电压端IN_P的的控制下，第五P型晶体管P5断开。第二电压端V2上的电压(也即，第十P型晶体管P10)全部被第六P型晶体管P6分走，经第六P型晶体管P6转成电流后，再次被第四N型晶体管N4转换成电压输出，进一步提高第二电平PRE_OUT_P的电压值，从而进一步增大第一电平PRE_OUT_N与第二电平PRE_OUT_P之间的差值。

同理，第一控制电压端IN_N的电平为高电平，第二控制电压端IN_P的电平为低电平时，可以进一步提高第一电平PRE_OUT_N的电压值，从而进一步增大第一电平PRE_OUT_N与第二电平PRE_OUT_P之间的差值。

当然，当第一控制电压端IN_N的电平和第二控制电压端IN_P的电平既不为高电平，也不为低电平时，也适用上述电路。

在一些实施例中，第二电压端V2输入的电压为大电压，这样一来，第五P型晶体管P5或第六P型晶体管P6分得的电流更多，进而第一电平PRE_OUT_N与第二电平PRE_OUT_P之间的差值更大。

可选的，第一N型晶体管N1的尺寸与第二N型晶体管N2的尺寸相同，第一P型晶体管P1的尺寸与第三P型晶体管P3的尺寸相同，第二P型晶体管P2的尺寸与第四P型晶体管P4的尺寸相同，第三N型晶体管N3的尺寸与第四N型晶体管N4的尺寸相同。

这样一来，第一N型晶体管N1与第二N型晶体管N2的特性相同，第一P型晶体管P1与第三P型晶体管P3的特性相同，第二P型晶体管P2与第四P型晶体管P4的特性相同，第三N型晶体管N3与第四N型晶体管N4的特性相同，以方便调节差分输入缓冲电路。

如图3所示，本申请还提供一种差分信号缓冲电路，包括比较电路30以及前述任一项所述的差分输入缓冲电路。

比较电路30包括第一输入端和第二输入端，第一输入端接收第一子差分输出电路21输入的第一电平PRE_OUT_N，第二输入端接收第二子差分输出电路22输入的第二电平PRE_OUT_P。比较电路30被配置为根据第一电平PRE_OUT_N和第二电平PRE_OUT_P输出比较结果。

具体的，如图4所示，比较电路30包括第五N型晶体管N5、第六N型晶体管N6、第七N型晶体管N7、第八N型晶体管N8、第七P型晶体管P7、第八P型晶体管P8、第九P型晶体管P9、以及第一反相器INV_1。

第五N型晶体管N5的栅极与第四N型晶体管N4的栅极和第一极电连接，第一极与第八P型晶体管P8的栅极、第七P型晶体管P7的栅极和第二极电连接，第二极接地。第六N型晶体管N6的栅极与第三N型晶体管N3的栅极和第一极电连接，第一极与第一节点X电连接，第二极接地。第七N型晶体管N7的栅极与第四N型晶体管N4的栅极和第一极电连接，第一极与第二节点Y电连接，第二极接地。第八N型晶体管N8的栅极与第三控制电压端电连接，第一极与第一节点X电连接，第二极接地。第七P型晶体管P7的第一极与第三电压端V3电连接。第八P型晶体管P8的第一极与第三电压端V3电连接，第二极与第一节点X电连接。第九P型晶体管P9的栅极与第一节点电连接，第一极与第三电压端V3电连接，第二极与第二节点Y电连接。第一反相器INV_1的输入端与第二节点Y电连接，第一反相器INV_1被配置为输出比较电路100的比较结果。

以第一电平PRE_OUT_N为低电平，第二电平PRE_OUT_P为高电平，第三电压端的电压为大电压为例，在第二电平PRE_OUT_P的控制下，第五N型晶体管N5导通，由于第五N型晶体管N5的第二极接地，有将第五N型晶体管N5拉低的趋势，进一步的，第五N型晶体管N5的第一极的电压降低，当第五N型晶体管N5的第一极的电压降低为低电平时，第七P型晶体管P7和第八P型晶体管P8导通，第八P型晶体管P8将第三电压端V3的电压传输至第一节点X。虽然第七N型晶体管N7在第二电平PRE_OUT_P的控制下导通，但由于第六N型晶体管N6在第一电平PRE_OUT_N的控制下断开，使得第一节点的电压全部被第九P型晶体管P9的栅极抽走，导致第九P型晶体管P9断开，第九P型晶体管P9输入到第二节点Y的电压骤减，第二节点Y被迅速拉低，但由于第二节点Y的电压可能并非绝对的低电平，只是电压值较小，因此，可以第一反相器INV_1对第二节点Y的电压进行整形并取反，将第二节点Y的电压整形成高电平并输出。

同理，当第一电平PRE_OUT_N为高电平，第二电平PRE_OUT_P为低电平时，Y节点会被拉高，利用第一反相器INV_1可以将第二节点Y的电压整形成低电平并输出。

本申请实施例提供一种差分信号缓冲电路，包括比较电路30以及前述任一项所述的差分输入缓冲电路。在利用比较器对两个电压值进行比较之前，可以使输入信号先通过差分输入缓冲电路进行预放大，以扩大共模输入范围和差模输入范围。在此基础上，差分输入缓冲电路输出的第一电平PRE_OUT_N和第二电平PRE_OUT_P还可以作为比较电路30的电源电路，为下一级电路提供工作电压，从而减小整个差分信号缓冲电路的功耗。

可选的，如图5所示，比较电路30还包括迟滞电路，迟滞电路的输入端与第一反相器INV_1的输出端电连接，迟滞电路被配置为迟滞输出比较结果。

具体的，如图5所示，迟滞电路包括第二反相器INV_2、第三反相器INV_3、第九N型晶体管N9、以及第十N型晶体管N10。第二反相器INV_2的输入端L与第一反相器INV_1的输出端、第九N型晶体管N9的栅极电连接，输出端R与第三反相器INV_3的输入端、第十N型晶体管N10的栅极电连接。第三反相器INV_3被配置为输出比较电路30的比较结果。

第九N型晶体管的第一极与第二N型晶体管N2的第一极(PD_1)电连接，第二极接地。第十N型晶体管N10的第一极与第一N型晶体管N1的第一极(PD_2)电连接，第二极接地。

以第一控制电压端IN_N的电压大于第二控制电压端IN_P的电压为例，第二节点突然被拉高，第一反相器INV_1的输出端L为低，进一步经过第二反相器INV_2后，第二反相器INV_2的输出端R为高，在第二反相器INV_2的输出端R的作用下，第十N型晶体管N10导通；在第一反相器INV_1的输出端L的作用下，第九N型晶体管N9断开。第二反相器INV_2通过第十N型晶体管N10向第一N型晶体管N1的第一极加持了一段电流，记为△I。只要第一控制电压端IN_N的电压大于第二控制电压端IN_P的电压，则加持的电流△I始终属于第一N型晶体管N1。在第二控制电压端IN_P的电压增大到与第一控制电压端IN_N的电压相等时，I

其中，ΔI＝K

ΔI

△I＝ΔI

其中，

这样一来，用户可以根据实际设计需求，调节第九N型晶体管N9的沟道长度与沟道宽度的比值，以调节迟滞量。

同理，当第一控制电压端IN_N的电压小于第二控制电压端IN_P的电压时，可以通过调节第十N型晶体管N10的沟道长度与沟道宽度的比值，以调节迟滞量。

本申请实施例中，通过设置迟滞电路，可以使比较结果迟滞输出，从而提高噪声容限，增强差分信号缓冲电路的抗干扰能力。例如，迟滞前因噪声产生10mV的电压，通过设定一定的迟滞量，可以使噪声容限升高为70mV，这样一来，70mV的噪声容限可以中和10mV的噪声。

本申请实施例还提供一种FPGA芯片，包括前述任一实施例所述的差分信号缓冲电路。关于其解释说明和有益效果，可参考前述实施例。

最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不驱使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。