一种基于菊花链的时钟偏斜校准系统、方法、设备及计算机存储介质

摘要

本发明涉及一种基于菊花链的时钟偏斜校准系统、方法、设备及计算机存储介质，该系统包括至少两个相互独立的时钟通道单元，至少一个鉴相器，至少一个状态机；所述时钟单元包括可控延迟链单元和驱动单元。在每两个相邻的通道放置一个鉴相器，然后校准状态机根据该鉴相器的输出调整每个时钟通道上的可控延迟链，直到这两个通道输出偏斜足够小为止；按照这种方式依次校准所有通道：通道0+通道1，通道1+通道2，通道2+通道3。根据我们以前的项目经验，65nm CMOS工艺下这种方式可以将相邻通道偏斜校准到1ps以内，180nm CMOS工艺下可以校准到2ps以内；对于10通道输出的芯片累积最差输出偏斜可以控制在6ps范围内。

说明书

技术领域

本发明涉及一种基于菊花链的时钟偏斜校准系统、方法、设备及计算机存储介质，涉及时钟偏斜(Clock Skew)校准技术领域。

背景技术

时钟偏斜(skew)是指同样一时钟源产生的多个子时钟信号到达各个时钟末端的时钟相位不一致的现象。时钟偏斜通常是指时钟相位上的不确定，是影响时钟信号稳定性的主要因素之一。

如果时钟偏斜超过所允许的最大值，电路的同步可能会发生失效。

偏斜主要由两个因素造成：一是时钟源驱动器件的偏差，例如同一个PLL输出的不同时钟信号之间的偏斜;另一个是时钟分配网络的偏斜 。由于时钟信号驱动系统中的大量元件为了达到同步必须同时接收到时钟信号，因此它们之间的任何时间差异都将直接影响系统性能。

采用时钟分布技术来降低时钟偏斜。在时钟的分配路径中包含缓冲器是控制时钟偏斜最简单的方法。

时钟偏斜永远存在，到一定程度就会严重影响电路的时序;时钟偏斜是影响时钟信号稳定性的主要因素之一，所以需要通过控制时钟偏斜来保持系统的稳定工作。

时钟源分配的不同通道之间往往会存在时钟偏斜，通道间时钟偏斜达到几十皮秒，为了满足某些系统的更高要求，需要进一步减小时钟通道间的输出偏差，消除不同时钟通道对时钟偏斜的影响。

发明内容

发明目的：一个目的是提出一种基于菊花链的时钟偏斜校准系统，以解同一时钟源产生的多个子时钟信号之间的延迟差异问题。进一步目的是提出一种基于上述系统的校准方法、设备及计算机存储介质。

技术方案：一种基于菊花链的时钟偏斜校准系统，包括至少两个相互独立的时钟通道单元，至少一个鉴相器，至少一个状态机；所述时钟单元包括可控延迟链单元和驱动单元。

在进一步的实施例中，所述鉴相器与相邻时钟通道的驱动单元输出连接，用于获取并比较相邻时钟通道驱动单元的输出信号的时钟相位；

所述状态机分别与所述鉴相器输出、所述第一时钟通道的可控延迟链、所述第二时钟通道的可控延迟链相连，用于根据所述鉴相器的比较结果确定相邻时钟通道的延迟量。

在进一步的实施例中，所述第一时钟通道单元的可控延迟链单元分别与所述状态机、所述第一时钟通道单元的驱动单元相连，用于根据所述状态机确定的延迟量对第一时钟通道单元的时钟信号进行调节；

所述第二时钟通道单元的可控延迟链单元分别与所述状态机、所述第二时钟通道单元的驱动单元相连，用于根据所述状态机确定延迟量对第二时钟通道单元的时钟信号进行调节；

所述驱动单元与所述可控延迟链相连，用于将可控延迟链调整后的时钟信号输出为同步时钟信号。

在进一步的实施例中，所述鉴相器单元还用于确定相邻时钟通道时钟信号的先后顺序；所述状态机单元与鉴相器单元相连，用于根据相邻通道时钟信号的先后顺序和预设的时钟相位来确定第一时钟通道的可控延迟链和第二时钟通道的可控延迟链的延迟量。

在进一步的实施例中，所述鉴相器单元还用于确定相邻时钟通道时钟信号的相位差值；所述状态机单元与鉴相器单元相连，用于根据相邻通道时钟信号的相位差值和预设的时钟相位来确定第一时钟通道的可控延迟链和第二时钟通道的可控延迟链的延迟量。

在进一步的实施例中，第一时钟通道的所述可控延迟链单元与状态机单元的输出相连，用于根据状态机输出的延迟量对第一通道单元的时钟信号进行调节；第二时钟通道的所述可控延迟链单元与状态机单元的输出相连，用于根据状态机输出的延迟量对第二通道单元的时钟信号进行调节。

一种基于菊花链的时钟偏斜校准方法，包括如下步骤：

步骤1、通过鉴相器单元获取并比较第一通道时钟信号和第二通道时钟信号的相位差；

步骤2、通过状态机单元获取第一通道时钟信号可控延迟单元的延迟量；

步骤3、通过状态机单元获取第二通道时钟信号可控延迟单元的延迟量；

步骤4、通过第一通道单元的可控延迟单元根据延迟量对第一通道的时钟信号的相位进行调节；

步骤5、通过第二通道单元的可控延迟单元根据延迟量对第二通道的时钟信号的相位进行调节；

步骤6、重复步骤1至步骤5，依次校准第二通道时钟和第三时钟通道的相位差。

在进一步的实施例中，所述鉴相器获取并比较相邻时钟通道驱动单元的输出信号的时钟相位；

所述状态机根据所述鉴相器的比较结果确定相邻时钟通道的延迟量；

第一时钟通道单元的可控延迟链单元根据所述状态机确定的延迟量对第一时钟通道单元的时钟信号进行调节；

第二时钟通道单元的可控延迟链单元根据所述状态机确定延迟量对第二时钟通道单元的时钟信号进行调节；

所述驱动单元将可控延迟链调整后的时钟信号输出为同步时钟信号；

所述鉴相器单元进一步确定相邻时钟通道时钟信号的先后顺序；所述状态机单元根据相邻通道时钟信号的先后顺序和预设的时钟相位来确定第一时钟通道的可控延迟链和第二时钟通道的可控延迟链的延迟量；

所述鉴相器单元进一步确定相邻时钟通道时钟信号的相位差值；所述状态机单元根据相邻通道时钟信号的相位差值和预设的时钟相位来确定第一时钟通道的可控延迟链和第二时钟通道的可控延迟链的延迟量；

第一时钟通道的所述可控延迟链单元根据状态机输出的延迟量对第一通道单元的时钟信号进行调节；

第二时钟通道的所述可控延迟链单元根据状态机输出的延迟量对第二通道单元的时钟信号进行调节。

在进一步的实施例中，提供了一种基于菊花链的时钟偏斜校准设备，该设备包括：处理器以及存储有计算机程序指令的存储器；所述处理器读取并执行所述计算机程序指令，以实现上述时钟偏斜校准方法。

在进一步的实施例中，提供了一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序指令，所述计算机程序指令被处理器执行时实现上述时钟偏斜校准方法。

有益效果：本发明涉及一种基于菊花链的时钟偏斜校准系统及其校准方法，在每两个相邻的通道放置一个鉴相器，然后校准状态机根据该鉴相器的输出调整每个时钟通道上的可控延迟链，直到这两个通道输出偏斜足够小为止；按照这种方式依次校准所有通道：通道0+通道1，通道1+通道2，通道2+通道3等。经对照实验表明，65nm CMOS工艺下这种方式可以将相邻通道偏斜校准到1ps以内，180nm CMOS工艺下可以校准到2ps以内；对于10通道输出的芯片累积最差输出偏斜可以控制在6ps范围内。

附图说明

图1是本发明背景技术所提时钟偏斜的示意图（1）。

图2是本发明背景技术所提时钟偏斜的示意图（2）。

图3是本发明的工作流程示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

申请人认为，时钟源分配的不同通道之间往往会存在时钟偏斜，通道间时钟偏斜达到几十皮秒，为了满足某些系统的更高要求，需要进一步减小时钟通道间的输出偏差，消除不同时钟通道对时钟偏斜的影响。

为解决同一时钟源产生的多个子时钟信号之间的延迟差异问题，本发明公开了一种时钟偏斜或者时钟偏差(Clock Skew)校准方法，属于时钟集成电路领域，应用于包括i(i=1,2,3,…,N)个时钟信号通路的偏斜校准，包括：通道1子电路，通道2子电路，…，通道N子电路，鉴相器1子电路，鉴相器2子电路，鉴相器N-1子电路，状态机1子电路，状态机2子电路，状态机N-1子电路；所述通道i子电路包括可控延迟链i子电路和驱动i子电路；所述鉴相器i子电路的输入为所述驱动i子电路输出端和驱动i+1子电路的输出端，所述鉴相器i子电路的输出端与状态机i子电路的输入端电器连接，所述状态机i的输出端和所述可控延迟链i子电路的输入端和所述可控延迟链i+1子电路的输入端电器连接的，所述可控延迟链i的输出端与所述驱动i子电路的输入端电器连接。所述校准状态机根据所述该鉴相器的输出调整每个时钟通道上的可控延迟链，直到这两个通道间输出偏斜足够小为止。

具体的，时钟偏斜校准系统包括：至少两个相互独立的时钟通道单元，至少一个鉴相器，至少一个状态机；所述时钟单元包括可控延迟链单元和驱动单元。

其中，所述鉴相器用于获取并比较相邻时钟通道驱动单元的输出信号的时钟相位，鉴相器与相邻时钟通道的驱动单元输出连接。鉴相器单元还用于确定相邻时钟通道时钟信号的相位差值。

所述状态机用于根据所述鉴相器的比较结果确定相邻时钟通道的延迟量，状态机分别与所述鉴相器输出、所述第一时钟通道的可控延迟链、所述第二时钟通道的可控延迟链相连。状态机单元与鉴相器单元相连，用于根据相邻通道时钟信号的相位差值和预设的时钟相位来确定第一时钟通道的可控延迟链和第二时钟通道的可控延迟链的延迟量。

所述第一时钟通道单元的可控延迟链单元用于根据所述状态机确定的延迟量对第一时钟通道单元的时钟信号进行调节，其分别与所述状态机、所述第一时钟通道单元的驱动单元相连。第一时钟通道可控延迟链单元，与状态机单元的输出相连，用于根据状态机输出的延迟量对第一通道单元的时钟信号进行调节。

所述第二时钟通道单元的可控延迟链单元用于根据所述状态机确定延迟量对第二时钟通道单元的时钟信号进行调节，其分别与所述状态机、所述第二时钟通道单元的驱动单元相连。第二时钟通道可控延迟链单元，与状态机单元的输出相连，用于根据状态机输出的延迟量对第二通道单元的时钟信号进行调节。

所述驱动单元用于将可控延迟链调整后的时钟信号输出为同步时钟信号，其与所述可控延迟链相连。

综上所述，本发明可以依次校准所有通道，可以有效的控制不同通道之间的时钟偏斜，校准精度高。在每两个相邻的通道放置一个鉴相器，然后校准状态机根据该鉴相器的输出调整每个时钟通道上的可控延迟链，直到这两个通道输出偏斜足够小为止；按照这种方式依次校准所有通道：通道0+通道1，通道1+通道2，通道2+通道3…根据我们项目经验，65nm CMOS工艺下这种方式可以将相邻通道偏斜校准到1ps以内，180nm CMOS工艺下可以校准到2ps以内；对于10通道输出的芯片累积最差输出偏斜可以控制在

本发明实施例还提供一种计算机存储介质，该计算机存储介质上存储有计算机程序指令；该程序指令被处理器执行时实现如下步骤：

控制鉴相器获取并比较相邻时钟通道驱动单元的输出信号的时钟相位；所述状态机根据所述鉴相器的比较结果确定相邻时钟通道的延迟量；第一时钟通道单元的可控延迟链单元根据所述状态机确定的延迟量对第一时钟通道单元的时钟信号进行调节；

第二时钟通道单元的可控延迟链单元根据所述状态机确定延迟量对第二时钟通道单元的时钟信号进行调节；所述驱动单元将可控延迟链调整后的时钟信号输出为同步时钟信号；所述鉴相器单元进一步确定相邻时钟通道时钟信号的先后顺序；所述状态机单元根据相邻通道时钟信号的先后顺序和预设的时钟相位来确定第一时钟通道的可控延迟链和第二时钟通道的可控延迟链的延迟量；所述鉴相器单元进一步确定相邻时钟通道时钟信号的相位差值；所述状态机单元根据相邻通道时钟信号的相位差值和预设的时钟相位来确定第一时钟通道的可控延迟链和第二时钟通道的可控延迟链的延迟量；第一时钟通道的所述可控延迟链单元根据状态机输出的延迟量对第一通道单元的时钟信号进行调节；第二时钟通道的所述可控延迟链单元根据状态机输出的延迟量对第二通道单元的时钟信号进行调节。

以上的结构框图中所示的功能块可以实现为硬件、软件、固件或者它们的组合。当以硬件方式实现时，其可以例如是电子电路、专用集成电路(Application SpecificIntegrated Circuit，ASIC)、适当的固件、插件、功能卡等等。当以软件方式实现时，本发明的元素是被用于执行所需任务的程序或者代码段。程序或者代码段可以存储在机器可读介质中，或者通过载波中携带的数据信号在传输介质或者通信链路上传送。“机器可读介质”可以包括能够存储或传输信息的任何介质。机器可读介质的例子包括电子电路、半导体存储器设备、只读存储器(Read-Only Memory，ROM)、闪存、可擦除ROM(EROM)、软盘、CD-ROM、光盘、硬盘、光纤介质、射频(Radio Frequency，RF)链路，等等。代码段可以经由诸如因特网、内联网等的计算机网络被下载。

还需要说明的是，本发明中提及的示例性实施例，基于一系列的步骤或者装置描述一些方法或系统。但是，本发明不局限于上述步骤的顺序，也就是说，可以按照实施例中提及的顺序执行步骤，也可以不同于实施例中的顺序，或者若干步骤同时执行。

如上所述，尽管参照特定的优选实施例已经表示和表述了本发明，但其不得解释为对本发明自身的限制。在不脱离所附权利要求定义的本发明的精神和范围前提下，可对其在形式上和细节上做出各种变化。