用于SAR-ADC中差分输出共模电压可控的DAC电路及其控制方法

摘要

本发明提供用于SAR‑ADC中差分输出共模电压可控的DAC电路及其控制方法，DAC电容阵列，由DAC电容阵列及DAC共模电压调节模块组合构成，并配合逻辑控制来实现SAR‑ADC的采样保持，避免了使用具有持续静态功耗的分压电阻或电流镜偏置来产生共模电压。其中采样保持阶段的逻辑控制为：将DAC电容阵列上极板和DAC共模电压调节模块电容的上、下极板与参考高电压相连，将DAC电容阵列下极板分别与输入信号相连进行采样；采样完成后将DAC电容阵列上极板先与参考高电压断开，再使DAC电容阵列下极板与采样输入信号断开，将DAC共模电压调节模块中电容的下极板切换至与参考低电压相连，完成采样信号的保持及DAC输出共模电压的建立。

说明书

技术领域

本发明涉及电路控制领域，特别是涉及用于SAR-ADC中差分输出共模电压可控的DAC电路及其控制方法。

背景技术

SAR-ADC是一种高速、高精度且功耗面积小的模数转换器。现有差分输入12Bit电容型下级板采样SAR-ADC的电容阵列(DAC)模块以及比较器(CMP)模块架构如图1所示。其工作过程包括两个阶段：首先为采样阶段，两个上极板连接共模电压(Vcm)，两个下级板分别连接差分输入信号Vip和Vin，利用DAC电容阵列进行采样；采样完成后，两个上极板断开与Vcm的连接，两个下级板断开与输入信号的连接，完成对采样信号的保持，然后进入比较阶段，SAR逻辑控制DAC电容阵列开关切换至参考电压信号进行第一次比较电压的建立，待比较电压建立完成后，开启比较器进行第一次比较。

上述现有电路中，Vcm电压一般需要共模电压模块产生，共模电压为二分之一的参考电压，常采用分压电阻或电流镜偏置来实现，其中参考电压一般小于等于电路电源电压。每次采样阶段，Vcm电压产生电路需要对整个电容阵列的上极板充放电来达到Vcm电压。整个采样阶段，Vcm电压产生模块都有持续的静态功耗以维持Vcm电压稳定；随着采样阶段在整个比较周期的占比增大，产生此Vcm电压的功耗越大。特别是对于高速SAR-ADC中的应用，采样周期占比可达到整个比较周期的一半，若仍然采用上述方式，产生Vcm电压所带来的功耗将会非常大。

此外，DAC采样使用的Vcm电压同时作为下一级电路比较器差分输入的共模电压。在先进纳米工艺尺寸下，集成电路向低压低功耗方向发展，电路电源电压更低，DAC差分输出的共模电压可能接近甚至会小于比较器输入对管的阈值电压，这一点极大地恶化了比较器的速度和性能。因此，为了解决传统SAR-ADC架构中存在的共模电压Vcm产生电路的高功耗问题以及满足低压工艺需求，需要一种低功耗且幅值可调的Vcm产生方法。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供用于SAR-ADC中差分输出共模电压可控的DAC电路及其控制方法，用于解决现有技术中SAR-ADC架构中存在的共模电压产生电路的高功耗问题以及如何能满足低压工艺需求的问题。

为实现上述目的及其他相关目的，本发明提供用于SAR-ADC中差分输出共模电压可控的DAC电路，至少包括：

DAC电容阵列和DAC共模电压调节模块；其中所述DAC电容阵列包含第一、第二组电容阵列，其中每一组电容阵列包括第一至第十三电容，所述第一至第十三电容分别依次对应的电容容值为Cu、Cu、2Cu、4Cu、8Cu…2

所述第一组电容中的所述第一至第十三电容，其中每个电容的下极板分别连接三个开关，并且通过该三个开关分别连接至参考高电压Verfp、参考低电压Vrefn以及差分输入信号Vip；所述第二组电容阵列中的所述第一至第十三电容，其中每个电容的下极板分别连接三个开关，并且通过该三个开关分别连接至参考高电压Verfp、参考低电压Vrefn以及差分输入信号Vin；

所述DAC共模电压调节模块包括第一、第二电容；

所述第一电容的上极板连接至所述第一组电容中所述第一至第十三电容的上极板；所述第一电容的下极板通过两个开关分别连接至参考高电压Vrefp和所述参考低电压Verfn；

所述第二电容的上极板连接至所述第二组电容中所述第一至第十三电容的上极板；所述第二电容的下极板通过两个开关分别连接至参考高电压Vrefp和所述参考低电压Verfn。

优选地，还包括比较器模块，所述比较器模块的两个输入端分别连接所述DAC共模电压调节模块中所述第一电容的上极板和所述第二电容的上极板。

本发明还提供用于SAR-ADC中差分输出共模电压可控的DAC电路的控制方法，该方法包括以下步骤：

步骤一、将连接所述第一、第二组电容阵列中的所述第一至第十三电容的上极板的开关闭合，使得所述第一至第十三电容的上极板以及所述DAC共模电压调节模块中所述第一、第二电容的上极板连接至所述参考高电压Verfp；并且将连接所述DAC共模电压调节模块中第一、第二电容下极板的开关闭合，使得所述DAC共模电压调节模块中第一、第二电容的下极板连接至所述参考高电压Verfp；将与所述第一至第十三电容下极板连接至所述差分输入信号Vip、Vin的开关闭合，进行采样；

步骤二、待采样结束后将所述第一、第二组电容阵列中的所述第一至第十三电容的上极板与所述参考高电压Verfp断开；之后将所述第一、第二组电容阵列中的所述第一至第十三电容的下极板与所述差分输入信号Vip、Vin断开，之后将所述DAC共模电压调节模块中所述第一、第二电容的下极板切换至与参考低电压Vrefn接通完成采样信号的保持及DAC输出共模电压的建立

步骤三、使第一组电容阵列中最高位电容权重的电容下极板与参考高电压Verfp接通，使所述第一组电容阵列中的其余位电容下极板与参考低电压Vrefn接通；使第二组电容阵列中最高位电容权重的电容下极板与接地端Vrefp接通，使所述第二组电容阵列中的其余位电容下极板与参考高电压Verfp接通，从而完成第一次比较电压建立。

优选地，步骤一中所述第一组电容阵列的存储电荷量Qp＝(Vrefp-Vip)×4096Cu，其中Vrefp标识为参考高电压的电压值；Vip标识为差分输入信号的电压值。

优选地，步骤三中当所述第一次比较电压建立完成时，所述第一组电容阵列的存储电荷量Qp’＝(Vp-1/2Vref)×4096Cu+Vp×Cc，其中Vp为上述第一组电容阵列建立完成时的比较电压，Vref＝Vrefp-Vrefn为参考高、低电压之差，Cc为所述DAC共模电压调节模块第一、第二电容的电容值；由电荷守恒原理，则Qp＝Qp’，令Cs＝4096Cu，Vp＝(1/2Vref+Vrefp-Vip)×[Cs/(Cs+Cc)]；令Rc＝Cs/(Cs+Cc)，则Vp＝(1/2Vref+Vrefp-Vip)×Rc，所述第二组电容阵列建立完成时的比较电压Vn＝(1/2Vref+Vrefp-Vin)×Rc；其中Vp、Vn分别为输入至所述比较器模块两个输入端的电压信号值；DAC电容阵列差分输出共模电压Vcm＝1/2×(Vp+Vn)＝1/2Rc×[Vref+2Vrefp-(Vip+Vin)]，所述差分输入信号Vip、Vin满足Vip+Vin＝Vref，则Vcm＝Rc×Vrefp。

优选地，步骤三中当DAC共模电压调节模块第一、第二电容的容值Cc＝Cs时，Rc＝1/2，所述DAC电容阵列差分输出共模电压Vcm＝1/2Vrefp。

优选地，步骤三中在低压工艺条件下，取DAC共模电压调节模块第一、第二电容的容值Cc＝1/2Cs，则Rc＝2/3，所述DAC电容阵列差分输出共模电压Vcm＝2/3Vrefp。

优选地，该方法用于6～16位精度SAR-ADC中差分输出共模电压可控的DAC电路的控制方法。

如上所述，本发明的用于SAR-ADC中差分输出共模电压可控的DAC电路及其控制方法，具有以下有益效果：本发明的用于SAR-ADC中差分输出共模电压可控的DAC电路及其控制方法，采样阶段，上述DAC电容阵列及共模电压调节模块电容上极板连接参考高电压Vrefp，采样信号的建立仅有动态功耗，无静态功耗；，随后DAC电容阵列第一次比较电压建立，当差分输入信号Vip与Vin的范围为Vrefn～Vrefp，Rc＝2/3时，则建立的比较电压Vp与Vn的共模电压Vcm＝2/3Vref，Vp与Vn的输出范围为1/3Vref～Vref；当Rc＝1/2时，则建立的比较电压Vp与Vn的共模电压Vcm＝1/2Vref，Vp与Vn的输出范围为1/4Vref～3/4Vref；当Rc＝1/3时，则建立的比较电压Vp与Vn的共模电压Vcm＝1/3Vref，Vp与Vn的输出范围为1/6Vref～1/2Vref；由上述可知DAC电容阵列差分输出共模电压可调，使得可以根据不同工艺下DAC电路后一级比较器输入对管的需求，来优化比较器的速度和性能；本发明提出的DAC电路，使DAC电容阵列差分输出范围和输出共模电压与Rc成正比，通过改变电容Cc的值来改变比例Rc值，进而达到调节DAC差分输出共模电压Vcm和输出范围的目的，一般控制Rc≤2/3。在低压工艺条件下，采用Cc＝1/2Cs比例时，则Rc＝2/3，此时DAC电容阵列差分输出共模电压Vcm＝2/3Vref，差分输出共模电压被提高，此措施可以增加下一级比较器中以NMOS作为输入对管的Vgs值，可以很好地优化了比较器的速度和性能。

附图说明

图1显示为现有技术中12Bit电容型SAR-ADC电容阵列DAC及比较器架构示意图；

图2显示为本发明的12Bit用于SAR-ADC中差分输出共模电压可控的DAC电路中采样阶段的电路示意图；

图3显示为本发明的12Bit用于SAR-ADC中差分输出共模电压可控的DAC电路中保持阶段的电路示意图；

图4显示为本发明的12Bit用于SAR-ADC中差分输出共模电压可控的DAC电路中比较阶段的电路示意图；

图5显示为现有技术中当差分输入Vip、Vrefn为0V并且Vin、Vrefp为3.3V时，DAC电容阵列差分输出结果示意图；

图6显示为本发明中当差分输入Vip、Vrefn为0V并且Vin、Vrefp为3.3V，DAC共模电压调节模块采用不同权重电容值时的DAC电容阵列差分输出结果示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

本发明提供一种用于SAR-ADC中差分输出共模电压可控的DAC电路，如图2至图4所示，至少包括：

DAC电容阵列(DAC Module)和DAC共模电压调节模块(VCM Module)；其中所述DAC电容阵列为现有二进制权重电容阵列，对于差分输入SAR-ADC则包含第一、第二组电容阵列，对于12位精度SAR-ADC则其中每一组电容阵列包括第一至第十三电容，所述第一至第十三电容分别依次对应的电容容值为Cu、Cu、2Cu、4Cu、8Cu…2

所述第一组电容中的所述第一至第十三电容，其中每个电容的下极板分别连接三个开关，并且通过该三个开关分别连接至参考高电压Verfp、参考低电压Vrefn以及差分输入信号Vip；所述第二组电容阵列中的所述第一至第十三电容，其中每个电容的下极板分别连接三个开关，并且通过该三个开关分别连接至参考高电压Verfp、参考低电压Vrefn以及差分输入信号Vin；

所述DAC共模电压调节模块包括第一、第二电容；

所述第一电容的上极板连接至所述第一组电容中所述第一至第十三电容的上极板；所述第一电容的下极板通过两个开关分别连接至参考高电压Vrefp和所述参考低电压Verfn；

所述第二电容的上极板连接至所述第二组电容中所述第一至第十三电容的上极板；所述第二电容的下极板通过两个开关分别连接至参考低电压Vrefp和所述参考低电压Verfn。

所述第一、二组电容中的所述第一至第十三电容的上极板分别与所述DAC共模电压调节模块第一、二电容的上极板在具体实现时可以共用；

本发明进一步地，本实施例的用于SAR-ADC中差分输出共模电压可控的DAC电路还包括比较器模块(CMP Module)，所述比较器模块的两个输入端分别连接所述DAC共模电压调节模块中所述第一电容的上极板和所述第二电容的上极板。

本发明还提供用于SAR-ADC中差分输出共模电压可控的DAC电路的控制方法，该方法包括以下步骤：

步骤一、将连接所述第一、第二组电容阵列中的所述第一至第十三电容的上极板的开关闭合，使得所述第一至第十三电容的上极板以及所述DAC共模电压调节模块中所述第一、第二电容的上极板连接至所述参考高电压Verfp；并且将连接所述DAC共模电压调节模块中第一、第二电容下极板的开关闭合，使得所述DAC共模电压调节模块中第一、第二电容的下极板连接至所述参考高电压Verfp；于此同时将与所述第一至第十三电容下极板连接至所述差分输入信号Vip、Vin的开关闭合，进行采样；

本发明进一步地，本实施例的步骤一中所述第一组电容阵列的存储电荷量Qp＝(Vrefp-Vip)×4096Cu，其中Vrefp表示参考高电压的电压值；Vip表示差分输入信号的电压值。

步骤二、待采样结束首先将所述第一、第二组电容阵列中的所述第一至第十三电容的上极板与所述参考高电压Verfp断开；然后将所述第一、第二组电容阵列中的所述第一至第十三电容的下极板与所述差分输入信号Vip、Vin断开，之后将所述DAC共模电压调节模块中所述第一、第二电容的下极板切换至与参考低电压Vrefn接通完成采样信号的保持及DAC输出共模电压的建立；

步骤三、使第一组电容阵列中最高位电容权重的电容下极板与参考高电压Verfp接通，使所述第一组电容阵列中的其余位电容下极板与参考低电压Vrefn接通；使第二组电容阵列中最高位电容权重的电容下极板与参考低电压Vrefn接通，使所述第二组电容阵列中的其余位电容下极板与参考高电压Verfp接通，从而完成第一次比较电压建立。

本发明进一步地，本实施例的步骤三中当所述第一次比较电压建立完成时，所述第一组电容阵列的存储电荷量Qp’＝(Vp-1/2Vref)×4096Cu+Vp×Cc，其中Vp为上述第一组电容阵列建立完成时的比较电压，Vref＝Vrefp-Vrefn为参考高、低电压之差，Cc为所述DAC共模电压调节模块第一、第二电容的电容值；由电荷守恒原理，则Qp＝Qp’，令Cs＝4096Cu，Vp＝(1/2Vref+Vrefp-Vip)×[Cs/(Cs+Cc)]；令Rc＝Cs/(Cs+Cc)，则Vp＝(1/2Vref+Vrefp-Vip)×Rc，同理，上述第二组电容阵列建立完成时的比较电压Vn＝(1/2Vref+Vrefp-Vin)×Rc；其中Vp、Vn分别为输入至所述比较器模块两个输入端的电压信号值；DAC电容阵列差分输出共模电压Vcm＝1/2×(Vp+Vn)＝1/2Rc×[Vref+2Vrefp-(Vip+Vin)]，差分输入信号Vip、Vin满足Vip+Vin＝Vref，则Vcm＝Rc×Vrefp。

本发明进一步地，本实施例的步骤三中当DAC共模电压调节模块第一、第二电容的容值Cc＝Cs时，Rc＝1/2，所述DAC电容阵列差分输出共模电压Vcm＝1/2Vrefp。

本发明进一步地，本实施例的步骤三中在低压工艺条件下，取DAC共模电压调节模块第一、第二电容的容值Cc＝1/2Cs，则Rc＝2/3，所述DAC电容阵列差分输出共模电压Vcm＝2/3Vrefp，共模电压Vcm通过降低容值Cc得到了提高。

本发明在现有DAC电容阵列中增加DAC共模电压调节模块,DAC共模电压调节模块由一容值为Cc的电容和分别连接参考电压Vrefp与Vrefn相连的开关构成，此电容Cc上极板可与原DAC上极板共用，Cc电容的下级板通过两个开关分别连接Vrefp或Vrefn。在采样阶段，将DAC电容阵列两上极板和DAC共模电压调节模块的Cc电容下级板都与Vrefp参考电压相连，将DAC电容阵列两端下级板分别与差分输入信号Vip、Vin相连进行采样，开关置位状态如图2所示。此时，采样Vip输入信号的DAC电容阵列存储电荷量Qp＝(Vrefp-Vip)×4096Cu，其中Cu为单位电容容值；采样完成后首先将所述第一、第二组电容阵列中的所述第一至第十三电容的上极板与所述参考高电压Verfp断开；然后将所述第一、第二组电容阵列中的所述第一至第十三电容的下极板与所述差分输入信号Vip、Vin断开，之后将所述DAC共模电压调节模块中所述第一、第二电容的下极板切换至与参考低电压Vrefn接通完成采样信号的保持及DAC输出共模电压的建立；随后进入第一次比较电压的建立，使第一组电容阵列中最高位电容权重的电容下极板与参考高电压Verfp接通，使所述第一组电容阵列中的其余位电容下极板与参考低电压Vrefn接通；使第二组电容阵列中最高位电容权重的电容下极板与参考低电压Vrefn接通，使所述第二组电容阵列中的其余位电容下极板与参考高电压Verfp接通，开关置位状态如图3所示。当第一次比较电压建立完成时，Qp’＝(Vp-1/2Vref)×4096Cu+Vp×Cc；其中Vp为上述第一组电容阵列建立完成时的比较电压，Vref＝Vrefp-Vrefn为参考高、低电压之差；由电荷守恒原理，则Qp＝Qp’，令Cs＝4096Cu，那么由式Qp＝Qp’可得Vp＝(1/2Vref+Vrefp-Vip)×[Cs/(Cs+Cc)]。令Rc＝Cs/(Cs+Cc)，则Vp＝(1/2Vref+Vrefp-Vip)×Rc；同理可得上述第二组电容阵列建立完成时的比较电压Vn＝(1/2Vref+Vrefp-Vin)×Rc，则DAC电容阵列差分输出共模电压Vcm＝1/2×(Vp+Vn)＝1/2Rc×[Vref+2Vrefp-(Vip+Vin)]，差分输入信号Vip、Vin满足Vip+Vin＝Vref，则Vcm＝Rc×Vrefp。当Cc＝Cs时，则Rc＝1/2，此时DAC电容阵列差分输出共模电压Vcm＝1/2Vrefp与一般现有DAC电容阵列差分输出Vcm一致，但本发明提出的DAC电路在采样阶段仅有较小的动态功耗，避免了传统SAR-ADC中采用分压电阻或电流镜偏置产生Vcm所带来的持续静态功耗。

本发明提出的DAC电路，使DAC电容阵列差分输出范围和输出共模电压与Rc成正比，通过改变电容Cc的值来改变比例Rc值，进而达到调节DAC差分输出共模电压Vcm和输出范围的目的，一般控制Rc≤2/3。在低压工艺条件下，采用Cc＝1/2Cs比例时，则Rc＝2/3，此时DAC电容阵列差分输出共模电压Vcm＝2/3Vref，差分输出共模电压被提高，此措施可以增加下一级比较器中以NMOS作为输入对管的Vgs值，可以很好地优化了比较器的速度和性能。采用传统式DAC电路，若将Vcm电压抬高，将会使得DAC输出电压的范围超过电源电压，这将造成与超电源电压相连接的开关产生漏电，进而使得DAC电容阵列电荷泄露，最终无法获得正确的转化结果。而采用本发明提出的DAC电路及采样阶段逻辑控制方法，当Vcm＝2/3Vref时，DAC的差分输出范围为1/3Vref～Vref，未超过电源电压，不会发生电荷泄露

采用现有DAC电容阵列，当差分输入Vip＝Vrefn＝0V与Vin＝Vrefp＝3.3V时，DAC电容阵列差分输出结果如图5所示。DAC电容阵列第一次建立的比较电压Vp与Vn的共模电压Vcm＝1/2Vref，比较电压Vp与Vn的输出范围为0～Vref；采样阶段所需的Vcm＝1/2Vref电压需要采用分压电阻或电流镜偏置来产生，会有持续静态功耗。

采用本发明提出的新型DAC电容阵列电路及逻辑控制方法后，当差分输入信号Vip与Vin的范围为Vrefn～Vrefp，Rc＝2/3时，则建立的比较电压Vp与Vn的共模电压Vcm＝2/3Vref，Vp与Vn的输出范围为1/3Vref～Vref；当Rc＝1/2时，则建立的比较电压Vp与Vn的共模电压Vcm＝1/2Vref，Vp与Vn的输出范围为1/4Vref～3/4Vref；当Rc＝1/3时，则建立的比较电压Vp与Vn的共模电压Vcm＝1/3Vref，Vp与Vn的输出范围为1/6Vref～1/2Vref；由上述可知DAC电容阵列差分输出共模电压可调，使得可以根据不同工艺下DAC电路后一级比较器输入对管的需求，来优化比较器的速度和性能。

综上所述，本发明提出的DAC电路，使DAC电容阵列差分输出范围和输出共模电压与Rc成正比，通过改变电容Cc的值来改变比例Rc值，进而达到调节DAC差分输出共模电压Vcm和输出范围的目的，一般控制Rc≤2/3。在低压工艺条件下，采用Cc＝1/2Cs比例时，则Rc＝2/3，此时DAC电容阵列差分输出共模电压Vcm＝2/3Vref，差分输出共模电压被提高，此措施可以增加下一级比较器中以NMOS作为输入对管的Vgs值，可以很好地优化了比较器的速度和性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。