一种降低平均迭代次数的紧缩型LDPC-CC译码器设计方法

摘要

本发明公开了一种降低平均迭代次数的紧缩型LDPC‑CC译码器设计方法，包括以下步骤：S1.基于紧缩型流水线译码器结构为基础,构建LDPC‑CC译码器模型：S2.初始化：首先将所有的FIFO的存储空间填充为∞，然后计算从信道接收到的消息；S3.移位：将一个新的I(n0)信息移入第一个FIFO中，其它的FIFO填充0，同时整个译码器的FIFO内的信息向后移动一位；如果输入的数据对应的是校验节点，则进行下一步，否则重复此步骤；S4.设定停止规则；S5.变量节点更新；S6.加权重因子的校验节点更新；S7.硬判决：该步骤是由最后一个处理器N来完成的。本发明在每个重叠的处理器中加入了停止规则及权重因子，仿真结果表明本文提出的译码器降低了紧缩型流水线译码器的译码复杂度及提升了译码的可靠性。