数据的存储比较方法、存储比较电路装置及半导体存储器

摘要

本申请公开了一种存储比较电路装置、数据存储比较方法以及半导体存储器。电路装置包括锁存器和比较器，锁存器用于对输入的第一输入数据进行锁存，输出第一输出数据和第二输出数据，第一输出数据与第一输入数据相同，第二输出数据与第一输入数据相异；比较器用于接收第二输入数据，以及第一输出数据、第二输出数据，输出比较结果。采用的锁存器和比较器的单元结构，能够简化锁存器和比较器中的器件数据，缩小芯片面积，同时，减少计算量，提高数据比较的效率。

说明书

技术领域

本发明涉及半导体集成电路技术领域，具体涉及一种数据的存储比较方法、存储比较电路装置以及半导体存储器。

背景技术

目前，常见的存储比较器中包括锁存器和同或门。锁存器(latch)是电平触发的存储单元，数据存储的动作(状态转换)取决于输入时钟(或者使能)信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。同或门中两个输入端中其中一个用于输入第一数据，另一个输入端与锁存器的输出端连接。可以将第二数据输入至锁存器中，经过锁存器的延时得到延时数据。延时数据输入至同或门的另一输入端。最后，第一数据和延时数据经过同或门的比较之后，得到输出信号。然而，现有的存储比较器中，锁存器和同或门的内部结构复杂，面积过大。当这样的电路单元使用的过多时，会造成芯片面积过大，影响芯片成本。

在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

发明内容

本发明提供一种数据的存储比较方法、存储比较电路装置以及半导体存储器，以克服或缓解背景技术中存在的一个或者更多个问题，至少提供一种有益的选择。

作为本发明的一个方面，提供了一种存储比较电路装置，所述电路装置包括锁存器和比较器，所述锁存器，用于对输入的第一输入数据进行锁存，输出第一输出数据和第二输出数据，所述第一输出数据与所述第一输入数据相同，所述第二输出数据与所述第一输入数据相异；

所述比较器，用于接收第二输入数据，以及所述第一输出数据、所述第二输出数据，输出比较结果。

在一种实施方式中，所述锁存器包括传输门、反相器以及三态门；

所述传输门的输入端用于输入所述第一输入数据，所述传输门的输出端连接至所述反相器的输入端；所述反相器的输出端连接至所述三态门的输入端，所述三态门的输出端连接至所述传输门的输出端；其中，所述传输门还包括传输门控制端，所述三态门还包括三态门控制端，所述传输门控制端和所述三态门控制端用于接收控制信号，所述控制信号用于控制所述传输门导通且所述三态门关闭时，所述传输门的输出端输出所述第一输出数据，所述反相器的输出端输出所述第二输出数据，以及控制所述传输门关闭且所述三态门导通时，所述反相器的输出端输出所述第二输出数据；

所述比较器包括第一输入端、第二输入端、第三输入端，所述第一输入端用于接收所述第二输入数据，所述第二输入端用于接收所述第一输出数据、所述第三输入端用于接收所述第二输出数据，所述比较器的输出端用于输出所述比较结果。

在一种实施方式中，所述传输门控制端包括第一控制端和第二控制端，所述三态门控制端包括第三控制端和第四控制端，所述第一控制端和所述第三控制端均连接至PMOS管的栅极，所述第二控制端和第四控制端均连接至NMOS管的栅极；

所述第一控制端输入低电平，所述第二控制端输入高电平，控制所述传输门导通，所述第三控制端输入高电平，所述第四控制端输入低电平，所述三态门为高阻态；

所述第一控制端输入高电平，所述第二控制端输入低电平，控制所述传输门关闭，所述第三控制端输入低电平，所述第四控制端输入高电平，所述三态门导通。

在一种实施方式中，所述比较器包括串联的第一晶体管和第二晶体管，以及并联的第三晶体管和第四晶体管；

所述第一晶体管的栅极与所述第二晶体管的栅极相连为第一连接点，所述第三晶体管的源极与所述第四晶体管的源极相连为第二连接点，所述第一连接点和所述第二连接点连接至所述第一输入端；

所述第一晶体管的源极与所述第三晶体管的栅极相连至所述第三输入端，所述第三输入端连接至所述反相器的输出端；

所述第二晶体管的源极与所述第四晶体管的栅极相连至所述第二输入端，所述第二输入端连接至所述反相器的输入端；

所述第一晶体管的漏极和所述第二晶体管的漏极相连为第三连接点，所述第三晶体管的漏极和所述第四晶体管的漏极相连为第四连接点，所述第三连接点和所述第四连接点连接至所述比较器的输出端。

第二方面，提供了一种半导体存储器，包括如上述任一项的电路装置。

第三方面，提供了一种数据的存储比较方法，应用于上述任一项所述的电路装置，所述方法包括：

根据控制信号控制锁存器中的传输门导通，且三态门关闭的情况下，第一输入数据输入至所述传输门，输出第一输出数据，所述第一输出数据输入至反相器，输出第二输出数据；或

根据所述控制信号控制所述传输门关闭，且所述三态门导通的情况下，所述第二输出数据输入至所述三态门，输出所述第一输出数据；

将第二输入数据、所述第一输出数据以及所述第二输出数据输入至比较器中，输出比较结果。

在一种实施方式中，将第二输入数据、所述第一输出数据以及所述第二输出数据输入至比较器中，输出比较结果，包括：

在所述第二输入数据与所述第一输出数据相同的情况下，输出的比较结果为逻辑信号1；

在所述第二输入数据与所述第二输出数据相同的情况下，输出的比较结果为逻辑信号0。

本发明采用上述技术方案，具有如下优点：本申请采用的锁存器和比较器的单元结构，能够简化锁存器和比较器中的器件数据，缩小芯片面积，同时，减少计算量，提高数据比较的效率。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。附图用于更好地理解本方案，不构成对本申请的限定。

其中：

图1是本申请实施例提供的一种存储比较电路的结构示意图；

图2是本申请实施例提供的一种锁存器和比较器的内部结构示意图；

图3是本申请实施例提供的一种数据存储比较方法。

附图说明：

锁存器10；

传输门110、传输门的输入端111、传输门的输出端114、传输门控制端112、第一控制端113、第二控制端114；

反相器120、反相器的输入端121、反相器的输出端122；

三态门130、三态门的输入端131、三态门的输出端132、三态门控制端133、第三控制端134、第四控制端135；

比较器20；

第一输入端201、第二输入端202、第三输入端203、比较器的输出端204；第一晶体管210、第二晶体管220、第三晶体管230、第四晶体管240。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

实施例一

在一种具体实施方式中，提供了一种存储比较电路装置，如图1所示，存储比较电路装置1包括锁存器10和比较器20，锁存器10用于对输入的第一输入数据进行锁存，输出第一输出数据和第二输出数据，第一输出数据与第一输入数据相同，第二输出数据与第一输入数据相异；比较器20用于接收第二输入数据，以及第一输出数据、第二输出数据，输出比较结果。锁存器(Latch)是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存。比较器对两个或多个数据项进行比较，以确定它们是否相等，或确定它们之间的大小关系及排列顺序称为比较。能够实现这种比较功能的电路或装置称为比较器。比较器是将一个模拟电压信号与一个基准电压相比较的电路

在一种实施方式中，如图2所示，锁存器10包括传输门110、反相器120以及三态门130。锁存器10的内部连接关系包括：传输门的输入端111用于输入第一输入数据D1，传输门的输出端114连接至反相器的输入端121；反相器的输出端122连接至三态门的输入端131，三态门的输出端132连接至传输门的输出端114；其中，传输门110还包括传输门控制端112，三态门130还包括三态门控制端133，传输门控制端112和三态门控制端133用于接收控制信号，控制信号用于控制传输门110导通且三态门130关闭时，传输门的输出端114输出第一输出数据Q，反相器的输出端122输出第二输出数据QF，以及控制传输门110关闭且三态门130导通时，反相器的输出端122输出第二输出数据QF。

比较器20包括第一输入端201、第二输入端202、第三输入端203，第一输入端201用于接收第二输入数据D0，第二输入端202用于接收第一输出数据Q、第三输入端203用于接收第二输出数据QF，比较器的输出端204用于输出比较结果。

在一种示例中，当控制信号控制传输门10导通，三态门130为高阻态的情况下，输入传输门10的第一输入数据D1可以为逻辑信号1，第一输入数据D1经过传输门110之后，得到的第一输出数据Q为逻辑信号1。第一输出数据Q经过反相器120之后，得到的第二输出数据QF为逻辑信号0。需要指出的是，第一输出数据Q和第二输出数据QF能够表示第一输入数据D1。比较器20的第一输入端201接收第二输入数据D0，第二输入数据D0可以为逻辑信号0或者逻辑信号1。逻辑信号1的第一输出数据Q输入至比较器20的第二输入端202，逻辑信号0的第二输出数据QF输入至比较器20的第三输入端203。

当第二输入数据D0为逻辑信号0，第一输出数据Q为逻辑信号1，第二输出数据QF为逻辑信号0时，比较器的输出端204输出的比较结果为逻辑信号0。由于第一输出数据Q能够表示第一输入数据D1相同的数据信息，第二输出数据QF能够表示第一输入数据D1相异的数据信息，所以此比较结果表明逻辑信号为1的第一输入数据D1与逻辑信号0的第二输入数据D0相异，输出比较结果为0。

当第二输入数据D0为逻辑信号1，第一输出数据Q为逻辑信号1，第二输出数据QF为逻辑信号0时，比较器的输出端204输出的比较结果为逻辑信号1。由于第一输出数据Q能够表示第一输入数据D1相同的数据信息，第二输出数据QF能够表示第一输入数据D1相异的数据信息，所以此比较结果表明逻辑信号为1的第一输入数据D1与逻辑信号1的第二输入数据D0相同，输出比较结果为1。

当控制信号控制传输门10关闭，三态门130导通的情况下，输入传输门10的第一输入数据D1无论如何变化，都无法进入传输门，此时，三态门130导通，使得第二输出数据QF返回至三态门120输入，从三态门120输出得到第一输出数据Q，对传输门10关闭之前输入进来的第一输入数据D1形成锁存。此时，从比较器120输出的比较结果请参考前述过程，在此不再赘述。本实施方式采用的锁存器的单元结构，能够简化锁存器中的器件数据，缩小芯片面积，同时，减少计算量，保证了对输入数据的锁存效果。

一种实施方式中，在锁存器10中，传输门控制端112包括第一控制端113和第二控制端114，三态门控制端133包括第三控制端134和第四控制端135；第一控制端113和第三控制端134均接入PMOS管的栅极，第二控制端114和第四控制端135均接入NMOS管的栅极；第一控制端113输入低电平，第二控制端114输入高电平，控制传输门110导通，第三控制端134输入高电平，第四控制端135输入低电平，三态门130为高阻态；第一控制端113输入高电平，第二控制端114输入低电平，控制传输门110关闭，第三控制端134输入低电平，第四控制端135输入高电平，三态门130导通。

在一种示例中，NMOS是栅极高电平导通,低电平断开,可用来控制与地之间的导通。PMOS是栅极低电平导通,高电平断开,可用来控制与电源之间的导通。根据前述原理，接入控制信号对传输门10和三态门130的开关进行控制，达到对第一输入数据D1的锁存。

在一种实施方式中，比较器20包括串联的第一晶体管210和第二晶体管220，以及并联的第三晶体管230和第四晶体管240。第一晶体管210的栅极与第二晶体管220的栅极相连为第一连接点A，第三晶体管230的源极和第四晶体管240的源极相连为第二连接点B，第一连接点A和第二连接点B连接至第一输入端201；第一晶体管210的源极与第三晶体管230的栅极相连至第三输入端203，第三输入端203连接至反相器的输出端122；第二晶体管220的源极与第四晶体管240的栅极相连至第二输入端202，第二输入端202连接至反相器的输入端115；

第一晶体管210的漏极和第二晶体管220的漏极相连为第三连接点C，第三晶体管230的漏极和第四晶体管240的漏极相连为第四连接点D，第三连接点C和第四连接点D连接至比较器的输出端204。

本实施方式采用的比较器的单元结构，能够简化比较器中的器件数据，缩小芯片面积，同时，减少计算量，保证了对第一输入数据D1和第二输入数据D0的锁存效果。

实施例二

在另一种具体实施方式中，提供了一种半导体存储器，包括如上述任一项的电路装置。

实施例三

在一种具体实施方式中，提供了一种数据的存储比较方法，如图3所示，应用于实施例一中的电路装置，方法包括：

步骤S10：根据控制信号控制锁存器10中的传输门110导通，且三态门130关闭的情况下，第一输入数据D1输入至传输门110，输出第一输出数据Q，第一输出数据Q输入至反相器120，输出第二输出数据QF；或

步骤S20：根据控制信号控制传输门110关闭，且三态门130导通的情况下，第二输出数据QF输入至三态门130，输出第一输出数据Q；

步骤S30：将第二输入数据D0、第一输出数据Q以及第二输出数据QF输入至比较器中，输出比较结果。

在一种实施方式中，步骤S30，包括：

步骤S301：在第二输入数据与第一输出数据相同的情况下，输出的比较结果为逻辑信号1；

步骤S302：在第二输入数据与第二输出数据相同的情况下，输出的比较结果为逻辑信号0。

本发明采用上述技术方案，具有如下优点：本申请采用的锁存器和比较器的单元结构，能够简化锁存器和比较器中的器件数据，缩小芯片面积，同时，减少计算量，提高数据比较的效率。

上述具体实施方式，并不构成对本申请保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本申请的精神和原则之内所作的修改、等同替换和改进等，均应包含在本申请保护范围之内。